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快速锁定全数字锁相环的分析与设计

作　者: 于光明
导　师: 汪蕙
学　校: 清华大学
专　业: 电子科学与技术
关键词: 全数字锁相环锁定时间快速锁定低功耗时间数字转换器
分类号: TN911.8
类　型: 博士论文
年　份: 2011年
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内容摘要

随着科技的发展，半导体集成电路技术已经进入到超深亚微米和纳米阶段，这给传统的模拟射频电路设计带来巨大的挑战，模拟电路数字化及数字辅助设计方法已经成为一种趋势。数字射频是实现模拟电路数字化的一个重要途径。由美国德州仪器公司首先提出的全数字锁相环（All-Digital Phase-Locked Loop，ADPLL）和以ADPLL为基础的单片数字射频收发机是数字射频领域的典型代表。本论文针对应用于数字射频中的ADPLL，完成了以下工作：提出了基于时域模型分析ADPLL锁定过程的方法。利用该模型定量研究了ADPLL的锁定时间，分别给出了计算I型、II型及多工作模式ADPLL的锁定时间的方法。在环路参数满足一定约束的条件下，推导得到了I型ADPLL的锁定时间与ADPLL输入及环路参数之间关系的解析表达式。使用上述方法计算得到的锁定时间与VHDL系统仿真结果相比，平均误差小于30%。对于多工作模式ADPLL，提出了一种新型的基于计数器的模式切换控制器。该控制器一方面可以减小不同工作模式之间切换的时间，另一方面可以预测下一个工作模式的频率控制字，从而加快下一个工作模式的锁定过程。VHDL系统仿真表明，使用该模式切换控制器可以减小ADPLL的锁定时间37%左右。提出了一种数控振荡器（Digitally Controlled Oscillator，DCO）频率控制字预置技术。该技术采用两种方法预测DCO频率控制字。一是根据ADPLL的输入参考时钟和频率命令字来直接计算DCO的频率控制字，二是使用新型的基于计数器的模式切换控制器。VHDL系统仿真表明，使用该频率控制字预置技术可以减小ADPLL的锁定时间50%左右。针对应用于ADPLL的差分延时链结构的时间数字转换器（Time-to-DigitalConverter，TDC），分析了它的功耗组成，针对其工作特点设计了一个时钟门控电路。电路仿真结果表明，该时钟门控电路可以将TDC的整体功耗减小80%以上。针对数字射频前端，使用HJTC0.18μm CMOS工艺，结合DCO频率控制字预置技术及可测性设计思想，设计并实现了一个快速锁定ADPLL频率合成器。测试结果表明，本文提出的DCO频率控制字预置技术可以有效的减小ADPLL的锁定时间30%左右。本论文的工作为今后进一步研究和设计低噪声、低功耗、快速锁定的ADPLL频率合成器，以及基于ADPLL的全数字射频收发机打下了基础。

全文目录

摘要  4-5
Abstract  5-10
第1章引言  10-18
  1.1 论文研究背景  10-13
  1.2 模拟电路数字化  13-16
  1.3 论文主要贡献  16-17
  1.4 论文章节安排  17-18
第2章全数字锁相环频率合成器基础  18-33
  2.1 ADPLL的系统结构  18-19
  2.2 相位误差的产生  19-24
    2.2.1 系统时钟的产生  19
    2.2.2 相位累加  19-21
    2.2.3 时间数字转换器（TDC）  21-23
    2.2.4 相位误差的合成和归零  23-24
  2.3 数控LC振荡器（DCO）  24-28
    2.3.1 深亚微米下MOS管电容―电压曲线的变化  24-25
    2.3.2 DCO中的电容阵列  25-27
    2.3.3 DCO中的Sigma-Delta调制技术  27-28
  2.4 多工作模式ADPLL的工作过程  28-29
  2.5 全数字锁相环的VHDL建模  29-30
  2.6 本章小结  30-33
第3章基于时域模型的锁定时间定量分析、计算方法  33-54
  3.1 锁相环的锁定时间  33-35
  3.2 基于时域模型分析方法  35-38
  3.3 Ⅰ型ADPLL的锁定时间计算  38-45
    3.3.1 TL-RAⅠ算法  38-39
    3.3.2 TL-AE解析式  39-43
    3.3.3 仿真结果  43-45
  3.4 Ⅱ型ADPLL的锁定时间计算  45-48
    3.4.1 TL-RAⅡ算法  45-47
    3.4.2 仿真结果  47-48
  3.5 多模ADPLL的锁定时间计算  48-53
    3.5.1 统一的锁定时间表达式  48-50
    3.5.2 仿真结果  50-53
  3.6 本章小结  53-54
第4章应用于快速锁定ADPLL的频率控制字预置技术  54-76
  4.1 DCO频率控制字预置技术  55-56
  4.2 频率控制字的计算方法  56-62
    4.2.1 理论计算频率控制字  56-58
    4.2.2 非理想因素对理论计算频率控制字的影响  58-61
    4.2.3 RP的校准方法  61-62
  4.3 基于计数器的的新型模式切换控制器  62-68
    4.3.1 DCO输出频率的重复切换现象  62-64
    4.3.2 产生模式切换控制信号的算法  64-67
    4.3.3 DCO频率控制字的预测算法  67-68
  4.4 仿真结果及分析  68-75
    4.4.1 基于计数器的模式切换控制器  68
    4.4.2 RP校准过程  68-70
    4.4.3 DCO频率控制字的估计与预置过程  70-73
    4.4.4 锁定时间的对比  73-75
  4.5 本章小结  75-76
第5章低功耗TDC的设计  76-85
  5.1 差分延时链结构TDC  76-78
    5.1.1 基本结构  76-77
    5.1.2 工作原理  77-78
  5.2 TDC的功耗分析  78-79
  5.3 一种低功耗TDC电路设计  79-83
    5.3.1 时钟门控技术  79-80
    5.3.2 功耗管理模块  80-83
  5.4 仿真结果及分析  83-84
  5.5 本章小结  84-85
第6章快速锁定ADPLL设计实例及测试结果  85-110
  6.1 快速锁定ADPLL的系统结构  85-86
  6.2 ADPLL的人工设计部分  86-91
    6.2.1 DCO的设计  86-88
    6.2.2 4分频器的设计  88
    6.2.3 DCO相位累加器的设计  88-91
    6.2.4 TDC的电路及版图设计  91
  6.3 ADPLL的自动综合部分  91-98
    6.3.1 Sigma-Delta调制器  92-94
    6.3.2 IIR滤波器  94-95
    6.3.3 可测性设计  95-98
  6.4 ADPLL的版图设计  98
  6.5 测试方案  98-100
  6.6 测试结果及分析  100-109
    6.6.1 DCO的测试结果及分析  100-101
    6.6.2 ADPLL的测试结果及分析  101-109
  6.7 本章小结  109-110
第7章工作总结及展望  110-112
参考文献  112-119
致谢  119-121
个人简历、在学期间发表的学术论文与研究成果  121-122

快速锁定全数字锁相环的分析与设计

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