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JTIDS基带数据处理模块的FPGA设计

作　者: 莫新康
导　师: 宋家友
学　校: 郑州大学
专　业: 通信与信息系统
关键词: 战术数据链联合战术信息分发系统可编程逻辑门阵列 RS编译码块交织循环码移位键控伪随机序列
分类号: TN791
类　型: 硕士论文
年　份: 2011年
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内容摘要

Link16是美国国防部选择的高速视距战术数据链,由时分复用(TDMA)协议、联合战术信息分发系统(JTIDS)波形和TADIL J消息标准组成,采用直接序列扩频、跳频等抗干扰技术,具有容量大、保密性好、抗干扰能力强、使用灵活、功能齐全等特点。鉴于数据链在现代战争中的重要作用,对Link16进行研究具有重要意义。JTIDS终端是Link16的通信载体,承载了Link16数据链的数据发射前的信息处理和数据接收后的信息还原,因此,JTIDS基带数据处理包括JTIDS传输符号产生和JTIDS消息字还原两个系统,其中,又包含RS编码,块交织,CCSK软扩频,CCSK码字加密以及一系列数据逆处理等若干子模块。为便于在实验室内对JTIDS进行测试和评估,采用FPGA技术设计了一种可实现JTIDS终端基带数据处理功能的实验板。首先对战术数据链以及Link16/JTIDS进行介绍,针对TADIL J系列报文格式规定,阐述了其数据处理过程中所采用的相关技术；软件部分采用Verilog HDL语言在QuartusⅡ6.0环境下对系统各个分模块进行设计,通过时序仿真,验证了设计的正确性；通过同步整合各个分模块设计传输符号产生模块和消息字还原模块两个系统,给出设计原理图和仿真结果；硬件部分采用OrCAD软件与PADS软件相结合的方式对JTIDS基带数据处理模块进行了硬件设计,在硬件调试过程中,分析了出现的问题并给出了解决方案；最后通过工作总结,指出了工作的亮点和不足,并对后续研究进行了规划。经过测试验证了软件系统与硬件系统的正确性与可靠性,由于系统集成度高,资源占用少,且留有前置和后置接口,可方便嵌入相应系统中完成相关性能的测评,也可在该系统基础上添加JTIDS射频处理模块设计成为一个完整的JTIDS终端。

全文目录

摘要  4-5
Abstract  5-9
1 绪论  9-13
  1.1 战术数据链概述  9-10
  1.2 研究背景  10-11
  1.3 研究内容  11-12
  1.4 章节安排  12-13
2 相关技术介绍  13-16
  2.1 RS纠错编码技术  13
  2.2 交织技术  13-14
  2.3 CCSK软扩频技术  14
  2.4 加密技术  14-15
  2.5 FPGA技术  15-16
3 分模块设计及仿真  16-48
  3.1 开发工具介绍  16-18
    3.1.1 Verilog HDL语言  16-17
    3.1.2 Quartus Ⅱ软件  17-18
  3.2 RS编码模块设计  18-27
    3.2.1 理论  18-26
    3.2.2 仿真  26-27
  3.3 RS译码模块设计  27-41
    3.3.1 理论  27-40
    3.3.2 仿真  40-41
  3.4 交织解交织模块设计  41-43
    3.4.1 理论  41-42
    3.4.2 仿真  42-43
  3.5 CCSK编译码模块设计  43-44
    3.5.1 理论  43
    3.5.2 仿真  43-44
  3.6 加解密模块设计  44-48
    3.6.1 理论  44-46
    3.6.2 仿真  46-48
4 系统综合设计及仿真  48-55
  4.1 传输符号产生模块设计  48-52
  4.2 消息字还原模块设计  52-55
5 硬件设计  55-63
  5.1 设计软件介绍  55-56
  5.2 系统硬件设计  56-60
    5.2.1 UART接口模块设计  56-59
    5.2.2 系统硬件整体设计  59-60
  5.3 系统调试与实现  60-63
    5.3.1 静态测试  61
    5.3.2 上电测试  61
    5.3.3 JTAG/AS下载接口测试  61
    5.3.4 通讯接口测试  61
    5.3.5 调试过程中出现的问题及解决方案  61-62
    5.3.6 系统实现  62-63
6 工作总结  63-65
参考文献  65-67
致谢  67-68
个人简历及硕士期间发表论文  68-69
附录电路板实物图及原理图  69-70

JTIDS基带数据处理模块的FPGA设计

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