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32位嵌入式CPU的超深亚微米物理实现与验证

作　者: 张培勇
导　师: 严晓浪
学　校: 浙江大学
专　业: 电路与系统
关键词: VLSI CMOS 嵌入式CPU 超深亚微米物理实现电源网格分析标准单元可制造性设计分辨率增强技术
分类号: TP332
类　型: 博士论文
年　份: 2005年
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引　用: 3次
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内容摘要

当前,集成电路产业进入了以纳米工艺为代表的SOC(System On Chip)时代,工艺的特征尺寸越来越小,工艺的进步对设计方法学提出了新的挑战。由于设计规模的扩大,芯片的功能设计、仿真、形式验证、测试等都遇到了新的问题。在芯片的物理实现领域,由于特征尺寸的变小,物理实现遇到了以连线延迟为代表的很多全新的问题。本文介绍了超深亚微米条件下物理实现和验证的流程,全面分析了新工艺带来的物理实现和验证方面的问题。根据新工艺的特性提出了一种先进的0.18um工艺条件下的物理设计和验证流程,根据该流程实现了32位嵌入式CPU CK510;针对流程中现有IR-drop分析方法的缺点,提出了一种新的能有效找到最大压降的IR-drop分析法;为了下一步将CK510系列移植到更新的工艺,完成了90nm工艺标准单元的可制造性设计工作。本论文的主要工作和创新如下: 1.介绍了超深亚微米工艺条件物理实现的具体流程,重点分析了流程中一些新的技术,如物理综合、虚拟流片、IR-drop验证技术。 2.结合CK510的总体结构和性能要求,分析了在0.18um工艺条件下物理实现的特点,提出了CK510物理设计技术路线。 3.提出了全芯片展平(flatten)的物理综合流程,该流程与传统的物理实现流程相比,turn-around时间短、效率高、时序性能更好。根据这个流程实现了CK510芯片,进行了TSMC和SMIC的0.18um工艺流片,流片结果达到设计要求。

全文目录

第1章绪论  14-22
  1．1 引言  14
  1．2 当前集成电路发展遇到的挑战  14-20
    1．2．1 连线决定芯片的性能  15
    1．2．2 信号完整性和IR-drop对时序的影响  15-16
    1．2．3 时序收敛问题  16-18
    1．2．4 新工艺对布线的影响  18
    1．2．5 物理验证受到的影响  18-20
  1．3 本文研究的主要内容和结构安排  20-22
第2章超深亚微米物理实现和验证流程  22-33
  2．1 流程简介  22-24
  2．2 逻辑综合(logical synthesis)  24-26
  2．3 硅虚拟原型设计(Sillcon virtual prototyping)  26-27
  2．4 布局(floorplan)  27-29
  2．5 模块和顶层实现(place&route)  29-30
  2．6 验证  30-32
  2．7 本章小结  32-33
第3章 CK510嵌入式32位CPU总体结构与物理实现的技术路线  33-41
  3．1 CK510总体结构和性能指标  33-37
  3．2 物理实现工艺的选择  37-38
  3．3 0．18 um工艺对物理实现的影响  38-39
  3．4 CK510物理实现的关键技术  39-40
    3．4．1 物理综合  39
    3．4．2 门控时钟(clock-gating)  39-40
    3．4．3 IR-drop、SI、EM对设计的影响  40
    3．4．4 极短的turn-around时间  40
  3．5 本章小结  40-41
第4章 CK510嵌入式32位 CPU物理实现和验证  41-60
  4．1 层次(hierarchical)法和展平(flatten)法的选择  41-43
  4．2 CK510的综合(synthesis)和布局(floorplan)  43-47
  4．3 门控时钟技术(clock gating)  47-50
    4．3．1 门控时钟技术分析  47-48
    4．3．2 CK510的门控时钟实现  48-50
  4．4 布线(routing)  50-55
    4．4．1 信号串扰(signal Integrity)  50-53
    4．4．2 天线效应(Antenna Effect)  53-54
    4．4．3 CK510的布线(routing)  54-55
  4．5 时序验证  55-56
  4．6 Crosstalk验证  56-57
  4．7 IR-drop验证  57-58
  4．8 CK510流片结果  58-59
  4．9 本章小结  59-60
第5章电源网格 IR-drop分析  60-74
  5．1 IR-drop的产生  61
  5．2 传统的IR-drop分析方法  61-64
    5．2．1 静态分析法  62-63
    5．2．2 动态分析法  63-64
  5．3 基于遗传算法的VDSM IC电源网格动态 IR-drop分析新方法．  64-73
    5．3．1 遗传算法  64-67
    5．3．2 适应函数计算  67-68
    5．3．3 实验过程和实验结果  68-73
  5．4 本章小结  73-74
第6章纳米级标准单元可制造性设计  74-94
  6．1 亚100nm标准单元“可制造性”概念的引入  76-78
  6．2 考虑可制造性的纳米级标准单元设计和验证流程  78-80
  6．3 纳米级工艺条件下特定几何结构设计方案  80-88
    6．3．1 90°有源区对MOS管线端的影响  80-82
    6．3．2 Jogged Gate Matrix(JOGM)结构在纳米工艺下的应用  82-84
    6．3．3 平行 MOS管结构受纳米工艺的影响  84-86
    6．3．4 End-Line结构对纳米工艺标准单元的影响  86-88
  6．4 实际标准单元库设计和验证  88-92
  6．5 本章小结  92-94
第7章总结与展望  94-97
  7．1 论文总结  94-95
  7．2 展望  95-97
参考文献  97-103

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