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并行反馈进位加法器研究

作　者: 蒋文明
导　师: 盛利元
学　校: 中南大学
专　业: 电子科学与技术
关键词: 加法器半加器触发器并行反馈进位 FPGA CMOS门电路
分类号: TP332.21
类　型: 硕士论文
年　份: 2011年
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内容摘要

加法器是数字计算系统中一种基本运算器件,不仅用于算术运算(加法、减法、乘法和除法),还用于计数、地址运算等。本文深入研究了一种加法器新理论以及相关的基本结构。这种新型加法器是一种以半加器为基本结构单元的异步加法器,采用了并行反馈进位方式,称为并行反馈进位加法器(Parallel Feedback Carry Adder, PFCA)。与现有以全加器为基本结构单元的加法器(如RCA, CLA, CSeA, CCSA)相比,理论上,PFCA具有更快的速度和更小的面积。PFCA的面积渐近需求为O(n),时间渐近需求为O(log n),并且具有一个较小的比例系数。为了验证这一新的设计理论,本文研究了PFCA的FPGA禾(?)CMOS门电路硬件实现方案。在Xilinx公司的Vertex4平台上实现PFCA,并用Modsim进行时序仿真。仿真结果表明,FPGA实现方案存在实现位数有限和性能优势不明显的不足。而使用CMOS(?)]电路的实现方案可以实现任意位数的PFCA加法运算；HSPICE仿真结果表明,PFCA的速度和面积较RCA, CLA, CSeA, CCSA优势明显。最后还以可靠度为主要指标对PFCA进行了可靠性分析。为了消除电路中的竞争-冒险现象,提高电路的可靠性,给出了一种改进的PFCA电路结构。这种改进结构不仅保持了PFCA的性能优势,而且能够很好地消除PFCA电路中的竞争-冒险现象。一般来说,加法运算位数越多,PFCA优势越显著,显示出潜在的应用前景。

全文目录

摘要  3-4
ABSTRACT  4-8
第一章绪论  8-17
  1.1 课题的背景与意义  8
  1.2 加法器的研究现状  8-10
  1.3 加法器的一般原理  10-12
    1.3.1 半加器  10
    1.3.2 全加器  10-11
    1.3.3 n位加法器  11-12
    1.3.4 加法器的性能指标  12
  1.4 常用加法器  12-16
    1.4.1 行波进位加法器RCA  12-13
    1.4.2 超前进位加法器CLA  13-14
    1.4.3 选择进位加法器CSeA  14
    1.4.4 进位完成检测加法器CCSA  14-16
  1.5 论文研究内容及论文结构  16-17
第二章并行反馈进位加法器的基本原理  17-24
  2.1 构造方法  17-18
  2.2 电路性质  18-21
    2.2.1 半加触发器性质  18-19
    2.2.2 PFCA电路性质  19-21
  2.3 性能分析  21-22
  2.4 PFCA硬件实现时存在的问题  22-23
  2.5 本章小结  23-24
第三章 PFCA的FPGA实现及其时序仿真  24-32
  3.1 FPOA设计概述  24-26
    3.1.1 EDA技术  24
    3.1.2 FPGA技术及其开发流程  24-25
    3.1.3 硬件描述语言HDL  25-26
  3.2 PFCA的FPGA实现  26-30
    3.2.1 FPGA实现的解决方案  26-27
    3.2.2 FPGA实现的Verilog代码  27-28
    3.2.3 FPGA实现的参数设置  28-29
    3.2.4 FPGA时序仿真  29-30
  3.3 PFCA仿真结果分析与比较  30-31
    3.3.1 面积分析  30
    3.3.2 速度分析  30-31
    3.3.3 FPGA实现的进一步思考  31
  3.4 本章小结  31-32
第四章 PFCA的GNOS门电路实现及其HSPICE仿真  32-46
  4.1 CMOS电路  32-35
    4.1.1 CMOS常用门电路  32-34
    4.1.2 CMOS电路特点  34-35
  4.2 PFCA的CMOS门电路实现  35-38
    4.2.1 PFCA硬件实现的解决方案  35-36
    4.2.2 PFCA启动和完成机制  36
    4.2.3 PFCA驱动电路  36-37
    4.2.4 PFCA基本运算单元  37-38
  4.3 HSPICE仿真  38-42
    4.3.1 半加触发器仿真  39
    4.3.2 2位PFCA时序分析  39-41
    4.3.3 n位PFCA仿真  41-42
  4.4 仿真结果分析与比较  42-44
    4.4.1 面积分析  43
    4.4.2 速度分析  43-44
  4.5 本章小结  44-46
第五章 PFCA可靠·性分析  46-53
  5.1 数字设计的质量评价  46
  5.2 PFCA可靠性分析  46-50
    5.2.1 4位PFCA  47-48
    5.2.2 多位PFCA  48-50
  5.3 PFCA改进电路  50-52
    5.3.1 PFCA电路的竞争-冒险现象  50
    5.3.2 PFCA竞争-冒险的消除  50-51
    5.3.3 HSPICE仿真与结果分析  51-52
  5.4 本章小结  52-53
第六章结论与展望  53-55
  6.1 论文结论  53
  6.2 研究课题展望  53-55
参考文献  55-60
附录  60-68
  附录1 PFCA迭代次数源码  60-62
  附录2 PFCA的HSPICE仿真源码  62-67
  附录3 32位PFCA时序仿真图  67-68
致谢  68-69
攻读学位期间主要的研究成果  69

并行反馈进位加法器研究

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