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片上网络系统可测试性设计及测试技术研究

作　者: 赵建武
导　师: 师奕兵
学　校: 电子科技大学
专　业: 测试计量技术及仪器
关键词: 片上网络系统可测试性设计微系统芯片测试测试壳和测试存取结构设计测试复用测试优化
分类号: TN47
类　型: 博士论文
年　份: 2009年
下　载: 202次
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内容摘要

片上网络是一种新的片上互连结构,使用片上网络作为片上互连结构的微系统芯片称为片上网络系统。任何新的集成电路设计技术只有在它的测试方法发展完善后才能被广泛使用,对片上网络系统的测试正面临着巨大的挑战,迫切需要研究有效的测试方法和技术。本文深入研究了面向测试的、片上网络的结构和通信协议中的关键技术。深入研究了满足片上网络系统测试需求的、优化测试时间和芯片面积开销的、片上网络系统的可测试性设计和测试技术。本文的主要内容包括：1.片上网络模型和片上网络测试仿真平台的研究。目前,学术界和业界还没有形成统一的片上网络结构体系,还没有对不同的片上网络系统测试方法和技术进行评估及比较的“片上网络测试基准结构”,这使得片上网络系统的测试研究工作面临着诸多困难。本文从片上网络系统测试需求出发,研究了片上网络的结构和通信协议,提出了支持片上网络及其内嵌芯核测试的路由器和网络适配器的可测试性结构,建立了一种通用的、在FPGA中可综合实现的片上网络模型和片上网络仿真测试平台。2.片上网络的路由器和FIFOs的可测试性设计和测试技术研究。(1)研究了使用专用测试总线存取结构、与IEEE 1500测试壳结构兼容的片上网络路由器的测试技术。对测试响应数据进行空间和时间压缩所引起的信息丢失,本文从线性和非线性以及空间和时间等不同方面研究了测试响应压缩的混叠问题。研究了使用非对称分布差错模型,通过构造一个双输入虚拟的测试响应时间压缩器,对于任意测试输入序列长度,可准确预测和计算不同类型测试响应时间压缩器的混叠概率的分析方法。(2)研究了复用片上网络传输测试数据的片上网络FIFOs的内建自测试方法。提出了一种基于可测性设计技术的FIFOs测试算法,与其它FIFOs测试算法相比,具有较短的测试时间和较小芯片面积开销,可达到较高的故障覆盖,测试算法具有线性复杂度。在二维Mesh和Torus片上网络上,研究了单播和组播两种测试数据传输方式,研究了将多维Hypercube网络拓扑结构压缩到二维Torus拓扑结构的方法,研究了用于二维4×4 Torus片上网络FIFOs测试数据传输的组播路由算法。3.片上网络系统中非层次型和层次型内嵌IP芯核的可测试性设计和测试技术研究。研究了适用于片上网络的非层次型内嵌芯核的测试壳结构,其片上面积开销与IEEE 1500测试壳结构相当。研究了测试数据网络传输延迟对被测芯核测试时间的影响,提出了一种启发式的被测芯核内部扫描链和测试壳边界单元优化配置算法,可有效减小被测芯核的最大测试扫描输入输出长度,减小测试数据分组数量和测试数据网络传输延迟。从层次型芯核的测试壳边界单元结构入手,分析了层次型芯核的父核和子核之间测试模式的约束关系,提出了层次型芯核一种新的测试模式类型和研究了相应的层次型芯核测试壳结构。研究了基于表调度的非抢占式的启发式片上网络系统测试规划算法,并考虑了并行测试约束和功耗约束等问题,可有效减小片上网络系统的测试时间。4.片上网络系统中混合信号电路模块的测试方法研究。对支持混合信号电路模块的片上网络结构进行了探讨,针对混合信号电路系统中的基本组件—模拟数字转换模块(ADC),研究了一种使用斜坡信号作为测试激励的ADC内建自测试输出分析方法,与直方图分析方法相比,具有更短的测试时间,硬件资源开销较小,该方法不但可以测试ADC的差分非线性和积分非线性等静态参数,还可检测ADC的漏码特性,给出了两种完整的ADC内建自测试结构,可用于不同配置的片上网络系统。理论研究和实验结果验证了本文中所提出的方法和所得到的结论的正确性。

全文目录

摘要  5-7
ABSTRACT  7-13
第一章绪论  13-29
  1.1 本文研究背景和意义  13-16
  1.2 片上网络系统及其测试方法  16-21
    1.2.1 片上网络:一种新的片上系统通信方案  16-18
    1.2.2 片上网络系统的测试方法  18-21
  1.3 国内外研究现状  21-25
    1.3.1 国外研究现状  21-25
    1.3.2 国内研究现状  25
  1.4 本论文的主要工作及结构安排  25-29
第二章面向测试的片上网络结构和协议研究  29-64
  2.1 片上网络的OSI参考模型  29-31
  2.2 片上网络的结构和通信协议  31-42
    2.2.1 片上网络拓扑结构  31-34
    2.2.2 测试数据分组格式  34-35
    2.2.3 片上网络的交换策略  35-38
    2.2.4 片上网络的路由算法  38-41
    2.2.5 流控机制和拥塞控制  41-42
  2.3 片上网络路由器结构  42-49
    2.3.1 路由器的结构可测试性设计  42-47
    2.3.2 路由算法  47-48
    2.3.3 路由器分析模型  48-49
  2.4 片上网络适配器结构  49-52
  2.5 容错和低功耗设计  52-56
  2.6 片上网络测试仿真平台设计  56-63
    2.6.1 VHDL与Modelsim FLI接口协同仿真  56-58
    2.6.2 片上网络测试仿真平台设计文件结构  58-61
    2.6.3 实验仿真结果与分析  61-63
  2.7 本章小结  63-64
第三章片上网络的路由器和FIFOs的测试  64-95
  3.1 片上网络路由器的测试  64-76
    3.1.1 路由器的测试壳结构  64-65
    3.1.2 路由器的测试存取结构  65-68
    3.1.3 测试响应压缩的混叠研究  68-72
    3.1.4 测试响应时间压缩器的混叠实例分析  72-76
  3.2 片上网络中FIFOs的测试  76-93
    3.2.1 功能模型  76-78
    3.2.2 功能故障模型  78-80
    3.2.3 基于可测试性设计的FIFOs测试算法  80-83
    3.2.4 片上网络FIFOs内建自测试结构  83-85
    3.2.5 复用片上网络传输测试数据  85-91
    3.2.6 实验仿真结果和分析  91-93
  3.3 本章小结  93-95
第四章片上网络系统的内嵌芯核测试  95-134
  4.1 引言  95
  4.2 内嵌芯核测试层次结构  95-97
  4.3 片上网络系统内嵌芯核的测试壳结构设计  97-104
    4.3.1 内嵌芯核端口类型  97-98
    4.3.2 测试壳边界单元  98-99
    4.3.3 非层次型芯核测试壳结构  99-101
    4.3.4 层次型芯核测试壳结构  101-104
  4.4 测试存取链配置的优化  104-123
    4.4.1 LPT测试存取链优化配置  104-107
    4.4.2 启发式测试存取链优化配置  107-112
    4.4.3 非层次型芯核测试存取链配置实例分析  112-114
    4.4.4 层次型芯核测试存取链配置  114-117
    4.4.5 减小测试时间的可测性设计技术  117-119
    4.4.6 层次型芯核测试存取链配置实例分析  119-123
  4.5 片上网络系统测试规划研究  123-132
    4.5.1 测试规划问题描述  123-125
    4.5.2 基于表调度的片上网络系统测试规划  125-126
    4.5.3 非抢占式测试规划的并行测试数据传输  126-129
    4.5.4 实验仿真结果与分析  129-132
  4.6 本章小结  132-134
第五章片上网络中混合信号电路模块的测试  134-147
  5.1 引言  134
  5.2 支持混合信号模块的片上网络模型  134-135
  5.3 ADC静态参数测试  135-141
    5.3.1 ADC静态参数  136-139
    5.3.2 ADC静态参数测试方法  139-141
  5.4 内建自测试结构  141-144
  5.5 实验仿真结果与分析  144-146
  5.6 本章小结  146-147
第六章结束语  147-150
  6.1 全文总结  147-148
  6.2 进一步工作  148-150
致谢  150-151
参考文献  151-162
攻读博士学位期间取得的科研成果  162-164

片上网络系统可测试性设计及测试技术研究

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