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全芯片时钟网络的综合与优化方法

作　者: 黄伟坚
导　师: 施国勇
学　校: 上海交通大学
专　业: 电路与系统
关键词: (四号黑体):时钟综合时钟网格局部布线缓冲器插入约束验证
分类号: TN305
类　型: 硕士论文
年　份: 2010年
下　载: 83次
引　用: 3次
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内容摘要

随着半导体工艺技术的不断进度,沟道尺寸的不断缩小,65纳米和45纳米已成为主流的工艺技术,并向着32和22纳米向前发展。然而,由于工艺尺寸缩小造成的不确定性的对芯片时钟的干扰越来越大,时钟设计已成为整个后端设计的重点和难点。传统的时钟树(clock tree)综合已越来越难以满足当今设计对时钟综合提出的功耗和时钟偏差(clock skew)等要求。网格型时钟由于抗干扰能力强,时钟偏差小的特点,越来越受到工业界的关注,网格型时钟分布已经成功应用于大型的芯片设计,如600-MH Alpha;IBM G5 S/930;Power4;Power PC; SUN Sparc V9。但是由于没有成熟完善的工具支持自动化的网格型时钟综合,限制了网格型时钟的广泛应用。本课题将实现网格型时钟(clock mesh)的整个综合和优化流程,实现100%的全自动化网格型时钟设计。本文提出了这个综合和优化流程的框架,主要包括以下六个步骤:网格规划、结构定位、局部布线、缓冲器插入、约束验证和缓冲器优化。本文将对实现上述每个步骤的算法加以研究,使时钟网格在满足时序和功耗约束的两个重要前提下尽可能地优化,同时总结出时钟网格的一般特性。实验结果表明,该自动化流程在学术界标准的测试案例中表现出了较高的质量,综合后的时钟网格在时序和功耗方面满足了严格的约束要求。

全文目录

摘要  3-4
ABSTRACT  4-10
第一章背景介绍  10-15
  1.1 超大规模集成电路的后端设计  10-13
  1.2 当今物理设计的问题和挑战  13-14
    1.2.1 遇到的难题  13
    1.2.2 对工具的挑战  13
    1.2.3 对工程师的挑战  13-14
  1.3 时钟综合在物理设计中的重要性  14-15
第二章综述  15-25
  2.1 时钟综合中的基本概念  15-18
    2.1.1 局部数据通路(local data path)  15-16
    2.1.2 时钟延迟(clock delay)  16
    2.1.3 时钟偏差(clock skew)  16-17
    2.1.4 时钟抖动(clock jitter)  17
    2.1.5 过渡时间(transition time)  17-18
  2.2 时钟网络的分类  18-22
    2.2.1 H 树形结构  18-19
    2.2.2 二叉树结构  19-20
    2.2.3 网格型结构  20-22
  2.3 低功耗时钟网络设计  22-23
  2.4 网格型时钟分布的优缺点  23-24
  2.5 本章小结  24-25
第三章网格型时钟综合流程  25-52
  3.1 前人的研究成果  25-29
    3.1.1 仿真分析  25-27
    3.1.2 综合优化  27-29
  3.2 网格型时钟自动化综合框架  29-32
  3.3 概念和标记  32-33
  3.4 网格规划  33-40
    3.4.1 寄存器时间特性的刻画  33-39
    3.4.2 网格规划算法  39-40
  3.5 树干和缓冲器放置  40-45
    3.5.1 树干的摆放  40-43
    3.5.2 缓冲器放置  43-45
  3.6 局部时钟布线  45-49
    3.6.1 信号布线跟时钟网络布线的区别  45-47
    3.6.2 负载平衡时钟布线  47-49
  3.7 约束验证  49-52
    3.7.1 物理版图到电路网表的转化  50-51
    3.7.2 仿真器验证  51-52
  3.8 本章小结  52
第四章网格型时钟的缓冲器优化  52-57
  4.1 缓冲器优化  52-55
  4.2 本章小结  55-57
第五章实验结果  57-66
  5.1 实验环境及参数设置  57-60
  5.2 测试结果  60-65
  5.3 本章小结  65-66
第六章总结与展望  66-68
  6.1 主要工作与创新点  66
  6.2 后续研究工作  66-68
参考文献  68-71
附录1 缓冲器SPICE 模型  71-74
附录2 程序输入配置文件  74-75
附录3 网格型时钟的SPICE 网表例子  75-77
致谢  77-78
攻读硕士学位期间已发表或录用的论文  78-81
附件  81

全芯片时钟网络的综合与优化方法

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