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高性能定点DSP（XDSP）UTOPIA接口的研究与设计

作　者: 高阁
导　师: 孙永节
学　校: 国防科学技术大学
专　业: 电子科学与技术
关键词: 自主高性能DSP UTOPIA 跨时钟域信号传输异步FIFO 异步宽寄存器基于事务的验证方法 FPGA 系统级验证
分类号: TP368.1
类　型: 硕士论文
年　份: 2010年
下　载: 13次
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内容摘要

作为一种基于信元异步传输通信协议,ATM具有高速信息传送、可综合多种业务、能够动态带宽分配与连接管理等优势。UTOPIA接口是ATM论坛定义的设备内部重要接口之一,是物理层与ATM层的具体物理实现。DSP处理器具有高速数字信号处理的能力,与ATM技术相结合,使得DSP在通信领域的应用更加广泛。本文立足自主高性能定点DSP-XDSP体系结构需求,设计并实现了一种UTOPIA外设接口,使得该款DSP能够应用于ATM通信网络。本文在深入分析研究UTOPIA协议和XDSP体系结构基础上,设计了适用于XDSP的UTOPIA部件整体结构。根据UTOPIA部件内部数据流路径,将其合理划分为从发送队列、从接收队列、DSP访问模块和时钟检测模块四个部分。从发送队列与从接收队列模块直接与ATM层设备相连,本文详细设计了其内部结构和生成接口时序的状态机,使其满足缓存信元的功能,保障接口时序遵循UTOPIA通信接口协议要求。DSP访问模块连接DSP内部的EDMA和CPU部件,全面考虑EDMA和CPU与UTOPIA通信过程中的各种异常情况,建立了完备的异常处理机制。根据UTOPIA以信元为单位传输数据的特点,设计了异步宽寄存器作为信元缓存设备。与传统的异步FIFO相比较,该信元缓存设备控制更简单,可靠性更强,有效解决了ATM层设备和DSP内部模块之间的跨时钟域数据传输的可靠性问题。研究了当前微处理器的主要验证策略和方法,完成本设计的模块级、部件级验证。研究了基于事务的验证技术,设计了ATM层主设备发送端和接收端IP核用于与XDSP中的UTOPIA部件接口连接,验证和测试接口时序是否满足协议要求。设计了基于FPGA的系统级验证模型,并在该平台上设计了基于事务的验证UTOPIA接口的方法和流程。

全文目录

摘要  11-12
Abstract  12-13
第一章绪论  13-25
  1.1 异步传输模式ATM  13-16
    1.1.1 ATM的起源和发展  13-14
    1.1.2 ATM的技术特点  14-15
    1.1.3 ATM应用领域  15-16
  1.2 XDSP及其UTOPIA接口概述  16-21
    1.2.1 DSP概述  16-17
    1.2.2 XDSP体系结构  17-18
    1.2.3 UTOPIA接口概述  18-21
  1.3 论文主要工作  21
  1.4 论文组织结构  21-25
第二章 UTOPIA协议研究及体系结构设计  25-41
  2.1 通信模型研究  25-27
  2.2 数据通道操作  27-35
    2.2.1 信号说明  27-29
    2.2.2 含1 TxClav 和1 RxClav信号的操作  29-33
    2.2.3 直接状态认证  33-34
    2.2.4 多状态轮询  34-35
  2.3 UTOPIA体系结构设计  35-39
    2.3.1 UTOPIA功能模块划分  35-36
    2.3.2 信元数据流  36-38
    2.3.3 信元组织方式  38-39
  2.4 UTOPIA设计中关键技术点  39-40
  2.5 小结  40-41
第三章异步宽寄存器设计  41-55
  3.1 跨时钟域传输可靠信号  41-46
    3.1.1 时钟域  41
    3.1.2 亚稳态  41-43
    3.1.3 跨时钟域同步化装置  43
    3.1.4 向慢时钟域同步化快信号  43-45
    3.1.5 跨时钟域传输多位信号  45-46
  3.2 格雷码计数器  46-47
  3.3 异步FIFO  47-50
    3.3.1 异步FIFO基本结构  48-49
    3.3.2 异步FIFO技术点分析  49-50
  3.4 异步宽寄存器  50-53
    3.4.1 从发送异步宽寄存器  50-51
    3.4.2 从接收异步宽寄存器  51-52
    3.4.3 异步宽寄存器技术点分析  52
    3.4.4 异步宽寄存器与异步FIFO的分析比较  52-53
  3.5 小结  53-55
第四章功能模块设计  55-77
  4.1 从发送队列  55-59
    4.1.1 从发送队列模块结构  55-56
    4.1.2 从发送接口状态机  56-59
  4.2 从接收队列  59-63
    4.2.1 从接收队列模块结构  59-60
    4.2.2 从接收接口状态机  60-63
  4.3 DSP访问模块  63-75
    4.3.1 DSP访问模块结构  63-64
    4.3.2 EDMA写模块  64-67
    4.3.3 EDMA读模块  67-70
    4.3.4 Arbitrator写模块  70-71
    4.3.5 Arbitrator读模块  71
    4.3.6 写UXQ模块  71-72
    4.3.7 读URQ模块  72-73
    4.3.8 寄存器组维护模块  73-75
  4.4 时钟检测模块  75-76
  4.5 小结  76-77
第五章 UTOPIA模块级验证及优化  77-89
  5.1 验证方法  77-78
    5.1.1 验证流程  77-78
    5.1.2 功能验证方法  78
  5.2 UTOPIA部件功能验证  78-84
    5.2.1 从发送队列模块验证  79-80
    5.2.2 从接收队列模块验证  80-82
    5.2.3 时钟检测模块验证  82
    5.2.4 DSP访问模块验证  82-84
  5.3 UTOPIA部件综合与优化  84-88
    5.3.1 综合优化方法与策略  84-86
    5.3.2 Design Compiler 综合  86-88
    5.3.3 综合优化结果  88
  5.4 小结  88-89
第六章基于事务的系统级验证  89-103
  6.1 系统级验证方法研究  89-91
    6.1.1 系统级验证  89
    6.1.2 基于事务的验证方法  89-91
  6.2 主ATM控制器模型  91-97
    6.2.1 主ATM发送端MasterTx IP核设计  92-94
    6.2.2 主ATM接收端MasterRx IP核设计  94-96
    6.2.3 系统级模拟验证  96-97
  6.3 FPGA验证  97-101
    6.3.1 FPGA验证流程  98
    6.3.2 FPGA验证平台  98-100
    6.3.3 基于事务的FPGA原型设计验证  100-101
  6.4 小结  101-103
第七章结束语  103-105
  7.1 本文的主要贡献  103-104
  7.2 进一步的工作  104-105
致谢  105-107
参考文献  107-111
作者在学期间取得的学术成果  111-112
作者在学期间参与的科研项目  112

高性能定点DSP（XDSP）UTOPIA接口的研究与设计

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