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嵌入式系统程序完整性验证技术研究与实现

作　者: 黄华强
导　师: 陈虎；郑东曦
学　校: 华南理工大学
专　业: 软件工程
关键词: 嵌入式安全可信计算模块 FPGA设计
分类号: TP368.12
类　型: 硕士论文
年　份: 2010年
下　载: 75次
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内容摘要

随着计算机技术的不断发展,嵌入式系统不断地渗透到人们生活中的每个角落,由于嵌入式系统的便携性等特点,越来越多的人也把自身比较重要的信息都存储到嵌入式设备上面,如把身份证号码,银行卡帐号敏感信息记录到智能手机,PDA,掌上电脑中。然而对于现在大多数的嵌入式设备都是裸露在外,极少数的系统有自身的防御措施,不法分子可以很轻易地盗取设备上的敏感信息,或者往系统中注入恶意软件窃听用户的通信,或者伪造嵌入式设备而不被察觉,因此嵌入式系统的安全性受到了极大的挑战,现在成熟的安全性策略都集中于PC机的防护,操作系统的应用层有杀毒软件和防火墙,硬件层有安全电脑保护机制,整一套安全系统保护又有可信协议机制保护。然而这些成熟的技术不能很好地移植到嵌入式系统中,嵌入式系统必须很好地考虑价格,功耗,资源和通用。嵌入式系统必须拥有自身的安全保护机制。目前已有几种对嵌入式系统安全的保护措施。最典型的就是ARM推出的安全处理器TrustZone,它在一个芯片中集成了两个处理器,一个用于处理普通数据,一个用于处理安全信息。但是安全处理器品种单一,价格也昂贵,不能满足嵌入式系统的低价格和通用性等特点。另一种保护措施就是把可信计算移植到嵌入式系统中,可信计算链的安全性是基于可信根的基础上,通过层级链式保护,实现了整个系统的安全,然而在嵌入式系统中,可信计算的可信根却不能确保安全,恶意者能很容易地往用户手机中注入恶意代码而不被发现。本论文正是基于可信计算协议的基础上,设计了一套保障可信根的安全的嵌入式系统,即Flash保护嵌入式系统(Flash Guard Embedded System, FGES)。该系统利用了FPGA的硬件编程的特点实现了高性能的可信根的安全机制,并且不改变以往嵌入式系统结构,很好地满足了嵌入式系统通用性的特点,基于可信根的安全的可信计算协议能很好地保证嵌入式系统的安全。本文共有七个部分,开篇点出了嵌入式系统安全的相关背景,第二章阐述了FGES的整体结构图。第三章给出了FGES的硬件结构。第四章重点给出了FGES核心模块FPGA的整体和各个部件的设计。第五章和第六章介绍了TCM和uclinx的开发。第七章阐述了FGES安全分析。最后一章给出了FGES的测试。

全文目录

摘要  5-6
ABSTRACT  6-11
第一章绪论  11-19
  1.1 研究背景  11-12
  1.2 研究意义  12
  1.3 研究现状  12-14
  1.4 研究方案  14-17
  1.5 论文组织  17-19
第二章 FGES 总体设计和安全性分析  19-23
  2.1 FGES 功能设计  19
  2.2 FGES 系统流程  19-21
  2.3 FGES 安全性分析  21-23
    2.3.1 篡改Flash  21
    2.3.2 伪造FGES  21-22
    2.3.3 重复攻击通信  22
    2.3.4 攻击FPGA  22-23
第三章 FGES 板级电路设计  23-33
  3.1 FGES 系统设计  23-25
  3.2 FGES 硬件参数  25-26
  3.3 FGES 硬件布局  26-27
  3.4 FGES 电路设计  27-33
    3.4.1 外部存储器总线部分电路  27
    3.4.2 串行接口部分电路  27-28
    3.4.3 SDRAM 部分电路  28-29
    3.4.4 网口电路  29-30
    3.4.5 FPGA 下载电路  30
    3.4.6 辅助部分电路  30-33
      3.4.6.1 电源电路  30-31
      3.4.6.2 数字信号源  31
      3.4.6.3 与门电路  31-32
      3.4.6.4 与门电路  32-33
第四章 FPGA 系统设计  33-69
  4.1 FPGA 总体系统框图  33-34
  4.2 FPGA 总状态机设计  34-35
  4.3 FPGA 操作流程  35-40
    4.3.1 FPGA 配置流程  35-38
      4.3.1.1 读取通信密钥K  36-37
      4.3.1.2 计算Hash 值  37
      4.3.1.3 向主机传送C0  37-38
    4.3.2 运行模式  38-40
      4.3.2.1 设置DES 密钥K  38-39
      4.3.2.2 接收并解密安全控制芯片的随机数  39
      4.3.2.3 计算Hash 值  39
      4.3.2.4 加密Hash 值  39-40
      4.3.2.5 向安全控制芯片传输Hash 值  40
  4.4 Flash 控制器模块设计  40-44
    4.4.1 FPGA 配置流程  40-41
    4.4.2 Flash 控制器内部数据通路  41-42
    4.4.3 Flash 控制器有限状态机  42-43
    4.4.4 有限状态机和数据通路之间的关系  43-44
  4.5 FIFO 设计  44-48
    4.5.1 SFIFO 接口信号  44-45
    4.5.2 PFIFO 接口信号  45-46
    4.5.3 FIFO 内部数据通路  46-48
  4.6 P2S 设计  48-50
    4.6.1 P2S 接口信号  48
    4.6.2 P2S 内部数据通路  48-49
    4.6.3 有限状态机  49-50
  4.7 S2P 设计  50-52
    4.7.1 接口信号  50-51
    4.7.2 内部数据通路  51
    4.7.3 有限状态机  51
    4.7.4 有限状态机与数据通路的关系  51-52
  4.8 UART 传输模块  52-57
    4.8.1 UART 功能简述  52
    4.8.2 接口信号  52-53
    4.8.3 功能信号  53-54
    4.8.4 内部数据通路  54-55
    4.8.5 波特率  55
    4.8.6 有限状态机  55-56
    4.8.7 有限状态机与数据通路之间的关系  56-57
  4.9 DES 加密模块  57-64
    4.9.1 模块接口  57-58
    4.9.2 子模块及其接口  58-59
    4.9.3 模块实现  59-60
    4.9.4 控制状态机  60
    4.9.5 各操作执行过程及其控制状态机  60-64
      4.9.5.1 获取密钥[DES_KEYIN]  60-61
      4.9.5.2 解密随机数[DES_RIN]  61-62
      4.9.5.3 加密散列值[DES_C0IN]  62-64
      4.9.5.4 DES 性能  64
  4.10 Device DNA 原理  64-65
  4.11 SHA-1 设计  65-66
  4.12 FPGA 资源使用情况  66-69
第五章 FGES 软件系统设计  69-73
  5.1 TCM 固件  69-70
    5.1.1 芯片简介  69-70
    5.1.2 TCM 芯片软件实现流程  70
  5.2 uClinux 操作系统及其工具链  70-73
    5.2.1 uClinux 简介  70-71
    5.2.2 U-Boot 简介  71
    5.2.3 uclinux+U-Boot 结构  71-73
第六章 FGES 集成测试  73-79
  6.1 烧写FPGA  73-75
  6.2 设置波特率  75-76
  6.3 烧写U-boot  76
  6.4 配置TCM  76-77
  6.5 FGES 完整性测试  77-79
第七章总结与展望  79-81
参考文献  81-83
攻读博士/硕士学位期间取得的研究成果  83-85
致谢  85

嵌入式系统程序完整性验证技术研究与实现

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