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基于多阈值技术的低功耗CMOS电路设计

作　者: 张慧熙
导　师: 沈继忠
学　校: 浙江大学
专　业: 电路与系统
关键词: CMOS电路多阈值漏电流低功耗逻辑单元时钟竞争型触发器双边沿触发器
分类号: TN402
类　型: 硕士论文
年　份: 2005年
下　载: 307次
引　用: 2次
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内容摘要

数字系统的功耗在迅速增加，低功耗设计正成为数字系统设计中的重要方面，特别是随着工艺进入到深亚微米阶段，CMOS电路的静态功耗日益显示出来，它将随着特征尺寸的减小而呈指数形式上升，CMOS电路的静态功耗已经不再是接近零了。因此，静态功耗问题不得不引起重视。论文首先阐述了降低CMOS电路静态功耗简单有效的方法——多阈值CMOS电路的基本工作原理，分析了采用多阈值技术对CMOS电路的影响，对其进行总结，并提出将高阈值MOS管的休眠控制信号用冗余检测信号来代替，实现多阈值电路的冗余抑制。然后，利用多阈值CMOS电路设计的原理，提出了各种多阈值的逻辑单元电路：多阈值反相器、多阈值与非门和多阈值或非门。同时将这些多阈值逻辑单元在多阈值设计思想的指导下，进行组合逻辑的设计，设计了多阈值优先编码器，新设计的多阈值优先编码器不仅可以抑制电路的漏电流，还可以抑制电路的冗余现象，进一步降低了电路的动态功耗。最后，将多阈值CMOS电路设计思想应用到触发器的设计中。触发器是时序电路的核心，论文设计了多阈值可直接预置的主从型触发器和多阈值时钟竞争型触发器。论文所设计的多阈值触发器跟传统的触发器比较，结构简单，并能明显的降低功耗。特别是多阈值时钟竞争型触发器，不仅可以降低电路的漏电流功耗，还能降低电路的时钟网络的功耗。

全文目录

第一章绪论  9-21
  §1．1 低功耗研究的背景  10-11
  §1．2 集成电路低功耗设计的主要技术  11-15
    §1．2．1 系统级的低功耗设计  12
    §1．2．2 行为级、结构级的低功耗设计  12
    §1．2．3 电路级的低功耗设计  12-15
    §1．2．4 物理级的低功耗设计  15
  §1．3 CMOS电路的功耗分析  15-18
  §1．4 多阈值CMOS电路设计研究的现状与意义  18-21
第二章多阈值CMOS电路设计的基本原理  21-30
  §2．1 单管子多阈值CMOS电路设计技术  21-23
  §2．2 高阈值NMOS管的等效电阻  23-26
  §2．3 高阈值NMOS管的尺寸估计  26-27
  §2．4 多路径多阈值CMOS电路设计技术  27-28
  §2．5 本章小结  28-30
第三章多阈值CMOS组合逻辑电路设计  30-40
  §3．1 多阈值CMOS单元电路设计  31-32
  §3．2 抑制冗余的多阈值CMOS优先编码器  32-38
    §3．2．1 优先编码器的优先权  32-34
    §3．2．2 基于多阈值的低功耗优先编码器设计  34-38
  §3．3 本章小结  38-40
第四章多阈值CMOS低功耗触发器设计  40-53
  §4．1 基于多阈值技术的主从结构可预置触发器设计  40-47
    §4．1．1 基本CMOS电路中的D型锁存器  40-41
    §4．1．2 多阈值CMOS主从结构可预置D触发器  41-47
  §4．2 多阈值时钟竞争型D触发器设计  47-52
  §4．3 本章小结  52-53
第五章结论与展望  53-56
  §5．1 论文的主要成果  53-55
  §5．2 对今后工作的展望  55-56
参考文献  56-62
附录  62-64
  A．1 论文相关电路的PSPICE模拟程序  62-64

基于多阈值技术的低功耗CMOS电路设计

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