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10-40Gb/s光通信和万兆以太网超高速数据判决芯片设计

作　者: 程树东
导　师: 朱恩
学　校: 东南大学
专　业: 电路与系统
关键词: 超高速数据判决芯片以太网光纤通信 D触发器匹配技术互连线寄生模型传输线行为分析高频补偿技术 CMOS 逻辑 HLO结构超动态结构
分类号: TN929.1
类　型: 硕士论文
年　份: 2004年
下　载: 206次
引　用: 2次
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内容摘要

近十多年来,通信技术飞速发展,局域网和光纤通信的技术取得了革命性的进步,光纤通信集成电路和万兆以太网的研究已趋于白热化。超高速数据判决芯片广泛应用于以太网物理媒体附属层(PMA)以及光纤通信系统时钟数据恢复模块中,其性能往往决定了通信系统的指标,其电路的最高工作速率很大程度上制约着整个通信系统的最高工作速率。数据判决的集成电路广泛采用主从D触发器来实现,而D触发器是各种数字电路的核心单元,同时又是以太网物理媒体附属层及光纤通信系统中分接、复接电路的关键模块。因此,超高速数据判决芯片的研制有着举足轻重的地位。本文首先简要介绍了时钟提取和数据判决电路的构成与基本原理。在讨论了数据判决的基本原理后,分析了利用D触发器实现的数据判决电路的几种结构。由于超高速集成电路设计的一些特殊性,本文接着介绍了超高速集成电路的设计,讨论了设计中涉及的匹配技术、互连线寄生模型及传输线行为分析、一些高频补偿技术(即:在本文实现的HLO结构和超动态结构的判决电路中分别采用的并联峰化技术和负反馈技术)。电路设计是本文的重要部分,也是超高速数据判决电路设计的核心。在设计中不仅要考虑速度、面积、功耗等一些共性因素,还要考虑数据判决电路设计的指标:工作速率范围、判决灵敏度、相位裕度、输出相位偏移等。不同的电路形式具有不同的优缺点,本文较详细地介绍了应用于千兆以太网的CMOS 逻辑的数据判决电路、具有90度可调移相的万兆以太网数据判决电路、40Gbps的超高速数据判决电路(即:HLO结构和超动态结构的数据判决电路)。版图设计在整个芯片设计过程中是非常重要的一步,在高速集成电路的设计中,版图的设计直接关系到芯片的性能,因此文中给出了一些版图设计中需要注意地问题。最后本文给出了各个芯片的仿真及测试结果,讨论了其性能指标并且比较了各个芯片不同的优缺点。本文研究课题受到国家863 计划10-40 Gbps光收发关键器件芯片技术研究课题和10 Gbps 以太网物理层上下行接口处理芯片研究课题资助,其中10 Gbps 以太网物理层上下行接口处理芯片研究课题已经成功通过863专家组的验收。

全文目录

摘要  2-3
Abstract  3-6
第一章概述  6-13
  1.1 光纤通信系统  6-7
    1.1.1 概述  6
    1.1.2 光纤传输系统  6
    1.1.3 数字光纤通信系统的主要性能指标  6-7
  1.2 以太网  7-10
    1.2.1 千兆以太网  7-8
    1.2.2 万兆以太网  8-10
  1.3 集成电路工艺  10-12
    1.3.1 GaAs PHEMT工艺  10-11
    1.3.2 TSMC 0.18um CMOS 工艺  11-12
  1.4 论文组织  12-13
第二章时钟提取和数据判决电路的构成与基本原理  13-25
  2.1 数字信号特性  13-14
  2.2 时钟提取和数据判决电路的作用和结构  14-16
    2.2.1 时钟提取电路的作用和结构  14-15
    2.2.2 数据判决电路的作用和结构  15-16
  2.3 锁相环(PLL)基本原理  16-19
    2.3.1 锁相环的分类  16
    2.3.2 基本拓扑结构  16-17
    2.3.3 环路静态特性  17-18
    2.3.4 环路动态特性  18
    2.3.5 锁相环工作频率范围  18-19
  2.4 数据判决基本原理  19-20
  2.5 利用D触发器的判决电路的基本结构  20-25
    2.5.1 触发器和锁存器  21-22
    2.5.2 主从D触发器  22
    2.5.3 CMOS逻辑的主从D触发器  22-23
    2.5.4 SCFL(Source-Coupled FET Logic)结构的主从D触发器  23-25
第三章超高速集成电路设计方法  25-36
  3.1 超高速集成电路设计方法  25-26
  3.2 匹配技术  26-27
    3.2.1 电平匹配  26
    3.2.2 阻抗匹配  26-27
  3.3 互连线寄生模型及传输线行为分析  27-31
    3.3.1 互连线寄生模型  27-29
    3.3.2 传输线行为分析  29-31
  3.4 一些高频补偿技术  31-36
    3.4.1 并联峰化技术  31-33
    3.4.2 负反馈技术  33-36
第四章锁相环PLL设计  36-41
  4.1 鉴相器(PD)设计  36-37
  4.2 环路滤波器(LPF)设计  37-38
  4.3 环形压控振荡器(Ring-VCO)设计  38-40
  4.4 环路参数分析  40-41
第五章超高速数据判决电路设计  41-64
  5.1 应用于千兆以太网的CMOS Logic数据判决电路设计  42-49
    5.1.1 CMOS传输门(Transmission Gate)设计  42-43
    5.1.2 反相器(Inverter)的设计  43-47
    5.1.3 CMOS 互补逻辑的主从D触发器设计  47-49
  5.2 具有90度可调移相的万兆以太网数据判决芯片设计  49-55
    5.2.1 移相器设计  49-51
    5.2.2 数据判决电路设计  51-55
  5.3 40 Gbps的超高速数据判决电路设计  55-59
    5.3.1 HLO结构的超高速数据判决电路  55-57
    5.3.2 超动态结构的超高速数据判决电路  57-59
  5.4 版图设计  59-64
    5.4.1 CMOS 工艺版图设计  59-62
    5.4.2 GaAs PHEMT 工艺版图设计  62-64
第六章仿真及测试结果  64-70
  6.1 5 GHz 锁相环芯片测试结果  64
  6.2 千兆以太网数据判决芯片测试结果  64-65
  6.3 具有90度可调移相的万兆以太网数据判决芯片仿真结果  65-66
  6.4 40 Gbps 超高速数据判决芯片仿真及测试结果  66-70
    6.4.1 HLO结构的超高速数据判决芯片仿真及测试结果  66-68
    6.4.2 超动态结构的超高速数据判决芯片仿真及测试结果  68-70
第七章结论  70-72
致谢  72-73
参考文献  73-75
附录  75-77
  【1】图片索引  75-77
  【2】表格索引  77

10-40Gb/s光通信和万兆以太网超高速数据判决芯片设计

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