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基于FPGA流水线CPU的设计与实现

作　者: 赖兆磬
导　师: 潘明
学　校: 桂林电子科技大学
专　业: 计算机应用技术
关键词: FPGA RISC MIPS 流水线 VHDL
分类号: TP332
类　型: 硕士论文
年　份: 2008年
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内容摘要

随着微电子技术的迅速发展,集成电路的集成度越来越高,同时推动了嵌入式系统由传统的板上系统时代进入片上系统(System on a Chip, SoC)时代。而CPU是SoC的核心,研究如何设计与实现有效的CPU成为SoC的关键问题。本文基于现代EDA技术,在FPGA上设计并实现一种具有MIPS风格的16位五级流水线 RISC CPU。在CPU设计和实现的过程中,所取得的主要研究成果有:(1)选定MIPS体系结构为CPU的构架,以MIPS指令集为参考,设计指令集;通过抽象指令集中每条指令的共性,并结合流水线技术,设计五级(取指、译码、执行、访存、写回)流水线数据通路;采用VHDL实现数据通路上的功能模块。(2)根据数据通路所需要的控制信号,设计能使数据通路有效工作的控制通路;针对控制相关,设计控制检测模块;针对软件异常和中断,设计中断控制器;采用VHDL实现控制通路、控制相关检测模块和中断控制器。(3)针对所设计CPU的特性,基于FIFO(先进先出)和LRU(最近最少使用)两种算法设计两种指令Cache,并采用VHDL实现两种指令Cache,最后分别对两种Cache算法进行仿真和分析。(4)将CPU的各个模块整合成CPU整机,针对不同的CPU功能,以所设计指令集编写测试程序进行仿真验证;将电路文件下载到硬件平台上进行验证,可以发现仿真验证和硬件平台验证是一致的。验证结果表明了所设计CPU的有效性。

全文目录

摘要  3-4
Abstract  4-8
第一章绪论  8-13
  1.1 研究背景和意义  8
  1.2 CPU的发展现状  8-11
    1.2.1 国外CPU  8-10
      1.2.1.1 通用CPU  8-9
      1.2.1.2 嵌入式CPU  9-10
    1.2.2 国内CPU  10-11
      1.2.2.1 通用CPU  10
      1.2.2.2 嵌入式CPU  10-11
  1.3 研究内容  11
  1.4 结构安排  11-13
第二章开发平台与CPU体系结构  13-24
  2.1 CPU设计与实现的相关技术  13-20
    2.1.1 EDA技术  13-15
      2.1.1.1 硬件描述语言VHDL  13-14
      2.1.1.2 QuartusII概述  14-15
    2.1.2 FPGA  15-20
      2.1.2.1 FPGA概述  15-16
      2.1.2.2 FPGA的开发流程  16-18
      2.1.2.3 Cyclone系列FPGA  18
      2.1.2.4 FPGA在CPU领域中的应用  18-20
  2.2 CPU体系结构  20-23
    2.2.1 CISC与RISC  20-22
      2.2.1.1 复杂指令系统计算机(CISC)  20-21
      2.2.1.2 精简指令系统计算机(RISC)  21-22
    2.2.2 MIPS架构及其特点  22-23
  2.3 小结  23-24
第三章数据通路设计与实现  24-42
  3.1 指令集设计  24-27
    3.1.1 指令集  24-25
    3.1.2 指令格式  25-27
  3.2 数据通路设计  27-33
    3.2.1 五种基本数据通路  27-28
    3.2.2 五级数据通路  28-33
      3.2.2.1 流水线技术  28-30
      3.2.2.2 流水线技术融入数据通路  30-32
      3.2.2.3 流水线引发的相关(hazard)及解决方案  32-33
      3.2.2.4 旁路通路设计  33
  3.3 数据通路的实现  33-40
    3.3.1 IF取指令段  33-35
    3.3.2 ID译码段  35-36
    3.3.3 EX执行段  36-39
    3.3.4 MEM访存段  39-40
    3.3.5 WB写回段  40
    3.3.6 Forward旁路模块  40
  3.4 小结  40-42
第四章控制通路设计与实现  42-51
  4.1 控制器实现原理  42-44
    4.1.1 微程序控制器  42-43
    4.1.2 硬布线控制器  43-44
  4.2 控制器设计与实现  44-47
    4.2.1 控制器的主要任务和相应设计  44-45
    4.2.2 控制器的辅助任务及其对应设计  45-46
    4.2.3 控制器实现  46-47
  4.3 其它功能部件设计和实现  47-50
    4.3.1 控制相关检测模块  47-48
    4.3.2 中断控制器  48-50
  4.4 小结  50-51
第五章指令Cache设计与实现  51-60
  5.1 Cache工作原理  51-53
    5.1.1 Cache的层次结构  51
    5.1.2 程序局部性原理  51-52
    5.1.3 地址映射方式  52-53
    5.1.4 替换算法  53
  5.2 基于FIFO算法的指令Cache的设计与实现  53-57
    5.2.1 Cache(FIFO)结构设计  53-54
    5.2.2 Cache(FIFO)控制器设计  54
    5.2.3 Cache(FIFO)实现  54-56
    5.2.4 FIFO算法仿真  56-57
  5.3 基于LRU算法的指令Cache的设计与实现  57-59
    5.3.1 Cache(LRU)结构设计  57-58
    5.3.2 Cache(LRU)控制器设计  58
    5.3.3 Cache(LRU)实现  58
    5.3.4 LRU算法仿真  58-59
  5.4 小结  59-60
第六章 CPU功能验证  60-65
  6.1 旁路功能的验证  60-62
  6.2 CPU整体功能的验证  62-64
  6.3 小结  64-65
第七章总结与展望  65-66
参考文献  66-69
致谢  69-70
作者在攻读硕士期间的主要研究成果  70

基于FPGA流水线CPU的设计与实现

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