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一种应用于RFID读写器中发射机的10位低功耗DAC的分析与设计

作　者: 陈罗德
导　师: 闵昊；任敏华
学　校: 复旦大学
专　业: 集成电路工程
关键词: 数模转换器 电流舵 半单位电流 伪译码 低功耗
分类号: TN792
类　型: 硕士论文
年　份: 2011年
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内容摘要


本文设计了一种应用于RFID读写器发射机的低功耗电流舵数模转换器(CSDAC),要求精度为10位,采样频率为40MHz,采用SMIC 0.13um mixed signal 1p8m 1.2V CMOS工艺。为达到采样速率的要求,本设计选用电流舵结构。从优化面积和功耗的角度,编码形式采用六四分段的架构(高6位进行一元化编码,低4位保留为二进制码)。在模拟部分的设计过程中,先对影响CSDAC’性能的误差机制作了详细理论分析,然后从减少误差的角度对电流单元的各管子的尺寸参数作了合理设计。在数字部分的设计过程中,为减小电流单元控制信号翻转时形成的输出电压毛刺,采用锁存器-电压减幅器-选择器的结构,对电流单元的控制信号形状作了调制。本文在局部的电路结构方面,采用新的方法对面积和功耗做出了优化。模拟电路部分的降低功耗的最有效手段是降低单位电流的大小,而由于受到与失配程度相关的MOS管栅区面积的限制,以及特定工艺对MOS管尺寸的限制,单位电流无法做得很低。本文在此提出了一种半单位电流结构,使得在不影响MOS失配程度和不违反工艺尺寸限制的情况下,将单位电流大小再减小一半,这就意味着电流源阵列的功耗和面积都再下降一半。数字电路部分的降低功耗的一种方法是降低译码电路的复杂度。本文采用传统温度计码和伪译码相结合的译码结构,既利用了温度计码理想的单调翻转特性,使高3位达到理想的线性度,从而保证了DAC整体的线性度,又利用了伪译码的简易性,使低3位译码电路得到简化。最终得到的组合译码器的逻辑门数比传统3-3行列温度计译码器的逻辑门数减少35%,使面积和功耗得到优化。最后借助spectre仿真器和Matlab的数据处理功能,对本设计的CSDAC做了整体仿真,得到在输出信号带宽为4MHz时的DNL和INL都小于0.5LSB, SFDR为69dB, SNDR为64dB,都满足设计指标,并且总体消耗的电流为2.95mA,满足了低功耗设计的要求。

全文目录


摘要  4-5
Abstract  5-7
第一章 引言  7-13
  1.1 DAC综述  7-8
  1.2 DAC应用环境与设计指标  8-11
    1.2.1 射频识别RFID  8-9
    1.2.2 读写器Reader  9-11
  1.3 论文结构  11-13
第二章 DAC架构  13-25
  2.1 DAC主要参数定义  13-17
    2.1.1 静态特性参数  14-15
    2.1.2 动态特性参数  15-17
  2.2 DAC结构类型比较与选择  17-20
    2.2.1 电阻分压型  18-19
    2.2.2 开关电容型  19
    2.2.3 开关电流型  19-20
  2.3 CS(电流舵)DAC编码分段比选择  20-25
第三章 CSDAC系统架构与参数设计  25-47
  3.1 系统架构和模块功能  25-29
  3.2 误差机制与设计导向  29-35
    3.2.1 幅域误差  29-31
    3.2.2 时域误差  31-35
  3.3 开关电流源单元参数设计  35-39
    3.3.1 电流源管尺寸  35-38
    3.3.2 电流源层叠管  38-39
    3.3.3 开关管和开关层叠管  39
  3.4 负载电路与偏置网络设计  39-42
    3.4.1 负载电路  39-41
    3.4.2 偏置网络  41-42
  3.5 锁存器与开关驱动器设计  42-47
    3.5.1 电流开关驱动器  42-45
    3.5.2 锁存器  45-47
第四章 CSDAC面积与功耗优化  47-54
  4.1 模拟部分功耗优化-半单位电流结构  47-49
  4.2 数字部分功耗优化-组合式译码结构  49-54
    4.2.1 译码架构比较和选择  49-52
    4.2.2 译码电路的设计实现  52-54
第五章 整体仿真结果与分析  54-64
  5.1 阶梯波仿真与DNL,INL测量  54-57
  5.2 正弦波仿真与SFDR测量  57-59
  5.3 仿真结果分析与仿真方法讨论  59-62
  5.4 电路改进措施  62-64
第六章 总结与展望  64-65
参考文献  65-68
致谢  68-69

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 基本电子电路 > 数字电路 > 数模、数模转换电路
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