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1024点浮点FFT处理器的研究与实现

作　者: 孙一
导　师: 金西
学　校: 中国科学技术大学
专　业: 微电子与固体电子学
关键词: FFT处理器蝶形运算单元结构化测试平台 FPGA
分类号: TP332
类　型: 硕士论文
年　份: 2009年
下　载: 476次
引　用: 3次
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内容摘要

FFT处理器在语音识别,图像处理和频谱分析等有着广泛的应用,在OFDM系统中各子载波的调制解调采用一个实时的快速傅里叶变换FFT处理器来实现,在OFDM系统中数据传输的速率一般是在6Mbps到155Mbpd之间,在速度上对FFT处理器提出了很高的要求。随着集成电路制造水平的不断进步,自主研发的高性能FFT处理器成为可能,根据项目要求,对专用FFT实现方法进行研究,通过选用不同硬件结构,在综合考虑硬件特性和满足系统设计要求的前提下,采用ASIC设计方法学进行设计,设计自由度大,也能够很好地符合SOC片上系统的设计要求。论文采用自顶向下的设计方法设计了1024点的浮点数傅里叶变换FFT处理器,在RTL级给出了完整的设计描述,编写测试平台对于每个模块都进行了前仿真和时序分析,基于DC完成ASIC综合和时序约束,在顶层完成功能验证和随机性测试,得到的结果和由C语言搭建的仿真模块进行比较和对照,在matlab中进一步验证,最后应用于OFDM系统当中。设计和验证过程中主要的创新点有:采用CSA进位保留加法器加速浮点数加法运算和浮点数乘法运算,蝶形运算单元采用纯组合逻辑设计,综合时认为是一条长周期路径,占用3个时钟周期的计算时间;各级旋转因子表大小不同,节省ROM的存储空间,RAM采用双口RAM设计,可以同时读写,增加一个RAM完成信号,用于实现蝶形单元的迭代控制;每一个中间级采用双状态机加计数器对运算进行控制和读写地址使能的生成;建立测试平台,对于流水线中间级测试平台可以重用,编写结构化Testbench实现测试模块的可重用性;提出新的针对于FFT处理器的详细验证方案,编写浮点数和实数间转换的软件接口,基于C语言平台编写FFT仿真模块,和RTL级顶层模块输出的数值进行比较,并利用matlab输出最终波形。最后总结论文中主要的研究进展,展望在数字信号处理领域的进一步研究方向,并基于FPGA验证完成FFT处理器的研究与实现。设计的浮点数FFT处理器和别的FFT处理器相比具有很多方面的优点,输入输出数据的范围得到很大的拓宽,十级流水线大幅增加吞吐量满足实时性转换要求,1024点的FFT精度满足在高性能的通信系统里面的要求。

全文目录

摘要  4-5
ABSTRACT  5-8
第一章绪论  8-12
  1.1 通信系统概述  8-9
  1.2 FFT 处理器研究情况  9
  1.3 FPGA/ASIC 技术概述  9-10
  1.4 论文主要研究成果  10-11
  1.5 论文组织结构  11-12
第二章算法概述  12-19
  2.1 DFT 离散傅里叶变换  12
  2.2 快速傅里叶变换  12-14
  2.3 单精度浮点数格式  14
  2.4 加法运算  14-15
  2.5 乘法运算  15-17
    2.5.1 迭代算法  16
    2.5.2 修正Booth 译码  16-17
    2.5.3 Wallce 树压缩  17
  2.6 FFT 处理器结构  17-19
第三章 VLSI 设计方法论  19-27
  3.1 SOC 与IP 重用设计方法  19
  3.2 IP 核开发流程  19-20
  3.3 大规模 FPGA 与 ASIC 技术的融合  20-21
  3.4 基于 Verilog HDL 可综合设计  21-22
  3.5 基于 SystemC 建模策略  22-23
  3.6 自顶向下设计方法学  23
  3.7 逻辑验证与搭建 Testbench 测试平台  23-25
  3.8 面向系统芯片的 SOC 验证策略  25-27
第四章 FFT 子模块设计  27-47
  4.1 加/减法运算电路实现  27-29
    4.1.1 浮点数加法器  27-28
    4.1.2 复数加法器  28
    4.1.3 复数减法器  28-29
  4.2 乘法运算单元实现  29-32
    4.2.1 采用Booth 译码的乘法器实现  29-30
    4.2.2 我们的改进  30-31
    4.2.3 FPGA 自带乘法器实现浮点数乘法器  31
    4.2.4 复数乘法器  31-32
  4.3 蝶形运算单元  32-33
  4.4 旋转因子表  33-36
  4.5 存储单元  36-38
  4.6 输入数据重排  38-40
  4.7 控制单元  40-47
    4.7.1 输入级控制单元  40-42
    4.7.2 中间各级控制单元  42-45
    4.7.3 输出级控制单元  45-47
第五章顶层模块设计与综合  47-54
  5.1 基于 DC 的综合策略  47-50
    5.1.1 设计中的时序因素  47-48
    5.1.2 基于时序约束的逻辑综合  48-49
    5.1.3 层次化编译方案  49
    5.1.4 综合脚本  49-50
  5.2 顶层模块设计  50-52
    5.2.1 傅里叶逆变换  50
    5.2.2 顶层模块接口设计  50-51
    5.2.3 状态寄存器  51-52
  5.3 子模块综合与优化  52-53
    5.3.1 运算单元综合  52
    5.3.2 控制单元综合  52-53
  5.4 顶层模块综合与优化  53-54
第六章测试与验证  54-64
  6.1 FFT 处理器验证方案  54-55
  6.2 子模块测试与验证  55-56
  6.3 浮点数与十进制间的转换  56-57
    6.3.1 十进制实数转换成二进制标准浮点数  56-57
    6.3.2 标准浮点数转换成十进制实数  57
  6.4 C/mathlab 验证  57-59
    6.4.1 C 语言函数生成  57-58
    6.4.2 C 语言构建 FFT 处理器运算模型  58-59
  6.5 顶层模块测试与验证  59-64
    6.5.1 功能验证  59-61
    6.5.2 随机测试  61
    6.5.3 边界测试  61
    6.5.4 时序验证  61-62
    6.5.5 FPGA 验证  62-64
第七章结语  64-65
附录1 FFT 处理器C 语言仿真程序  65-72
附录2 中间级 RTL 状态机代码  72-76
参考文献  76-78
致谢  78-79
在读期间发表的学术论文与取得的其他研究成果  79

1024点浮点FFT处理器的研究与实现

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