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DES加密算法IP模块实现

作　者: 方亮
导　师: 唐广
学　校: 电子科技大学
专　业: 电路与系统
关键词: DES UART FPGA VHDL
分类号: TP309.7
类　型: 硕士论文
年　份: 2011年
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内容摘要

随着计算机和网络技术的飞速发展,社会开始正式迈入信息化时代,信息已成为社会发展的重要战略资源,是任何一个国家的政治、军事、外交、经济以及科技的最重要,也是最基础组成部分。尽管关于信息容量、传输速度等方面的研究取得了长足进步,但信息安全却面临着极其严峻的考验。如何保障信息系统的安全,成为世界性的现实问题亟待解决。目前,在现代通信技术、计算机技术以及高速集成电路制造技术的有力支撑下,研发具有更快速度、更强专业性的高质量保密通信系统成了当前最具市场价值和现实意义的热点。密码技术是其研究的核心和关键,数据加密算法的硬件实现则是构建该系统的重要技术手段之一。虽然DES加密算法在面对差分分析、线性分析以及穷举密钥法时有被破解的风险,但凭借其自身的优点,相关产品仍然占据市场的主导地位,并广泛应用于各类智能IC卡、ATM取款机、银行终端POS系统、公路收费站、物流系统等众多商业领域。因此,在现有条件下,运用FPGA开发更低成本,更快速度,更具通用性和可移植性的DES加密算法IP模块正是本课题研究的意义之所在。本文以GW2C35A型EDA技术实验开发适配板为测试平台,以ALTERA公司CycloneII系列的EP2C35F484I8N型FPGA芯片为目标芯片,采用自顶向下、串并转换、流水线操作等设计方法完成了DES加密算法IP模块的实现。其研究的主要内容如下:1、分析了DES加密算法的基本原理、工作模式以及研究进展。2、运用VHDL语言实现了对DES加密算法模块和UART等辅助模块的电路描述。3、采用Quartus II软件完成了对各模块的仿真调试、设计验证。4、在测试平台上完成了该DES加密算法IP模块的硬件下载、系统测试。5、DES加密算法IP模块的最快加/解密速度8Gbit/s,占用逻辑单元4650个,最大时钟频率129.05MHz。

DES加密算法IP模块实现

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