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系统级芯片的可测性研究与实践

作　者: 赵龙
导　师: 陆起涌
学　校: 复旦大学
专　业: 电子与通信工程
关键词: 集成电路测试可测性设计内部扫描内建自测试 SOC JTAG
分类号: TN407
类　型: 硕士论文
年　份: 2008年
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内容摘要

随着集成电路设计与制造工艺的飞速发展,系统集成芯片(SOC,System onChip)技术受到了普遍重视。与此同时,SOC的测试问题由于多种功能的模块高度集成而显得特殊并日渐复杂,相应的对测试系统的要求越来越高,由此产生的测试开销(包括测试费用和测试时间)也急剧增加;为了解决这些问题,设计人员在设计系统和电路的同时,就应该提前考虑生产测试,提前采取一些措施降低芯片测试对测试系统的要求,控制测试成本。因此,衡量一个芯片设计项目优劣不仅要关注实现功能的优劣,所用元器件的多少,而且还要看所设计的电路是否易于测试,这就是所谓的可测性设计。本文的研究与实践即是针对系统级集成电路的可测性问题进行的,主要包括以下几个方面的工作:首先讨论了集成电路测试的重要性,介绍了以数字集成电路为代表的测试工作分析以及相关参数测试的实现方法,以及目前集成电路测试在进入SOC阶段后面临的挑战。并简要介绍了集成芯片中的可测性设计的重要性及其主要设计方法,并对这几种设计方法的优缺点进行了探讨。然后针对HDVP2X项目进行测试方案设计,并结合自己的体会,对其中的可测试性设计进行了一些总结。重点介绍了HDVP2X芯片中的扫描设计(SCAN)和内建自测试技术(Built in Self Test,BIST),具体分析了其中的可测试性设计的控制部分逻辑。并对HDVP2X测试开发中涉及的JTAG标准进行了介绍。扫描技术是为了克服时序电路由于状态很难确定所导致的测试复杂度而提出的新兴测试技术。本文根据HDVP2X的实际情况,在后端设计中插入了扫描结构,得到了较高的故障覆盖率,并有效降低了测试成本。嵌入式存储器的测试有多种方法,本文结合HDVP2X的实际情况,着重介绍内建自测试技术,同时还尝试了利用内部CPU核进行直接测试作。目前,BIST技术被认为是解决由于电路集成度越来越大所造成的测试费用巨大、以及测试访问困难等问题的最有希望解决方案。经过对测试结果的对比,可以看到扫描测试技术及内建自测试技术(BIST)可以给系统级芯片的测试带来很大的测试成本的节约。如果没有这些技术的应用,在系统级芯片的质量与可靠性控制方面是难以想象的。

全文目录

摘要  4-5
Abstract  5-6
第1章引言  6-11
  1.1 可测性设计概述  6-7
  1.2 可测性设计方法  7-9
  1.3 课题背景  9-10
  1.4 论文结构  10-11
第2章集成电路测试概述  11-25
  2.1 测试的作用  11
  2.2 测试的概率模型  11-13
  2.3 数字集成电路测试  13-23
    2.3.1 测试内容分析  13-14
    2.3.2 功能测试  14-16
    2.3.3 静态参数测试  16-20
    2.3.4 动态参数测试  20-23
  2.4 SOC阶段测试的挑战  23-24
  2.5 小结  24-25
第3章可测性设计  25-39
  3.1 扫描(SCAN)测试  25-29
    3.1.1 扫描测试的结构  25-27
    3.1.2 HDVP2X的内部扫描设计  27-28
    3.1.3 扫描测试效果  28-29
  3.2 边界扫描(JTAG)  29-38
    3.2.1 JTAG的基本结构  30-35
    3.2.2 JTAG指令  35-37
    3.2.3 BSDL语言  37
    3.2.4 JTAG的应用  37-38
  3.3 小结  38-39
第4章嵌入式存储器的测试  39-52
  4.1 SRAM的结构、故障类型与测试方法  39-44
    4.1.1 SRAM的基本结构  39-41
    4.1.2 故障类型  41-44
    4.1.3 测试方法  44
  4.2 内建自测试(BIST)  44-48
    4.2.1 BIST的基本结构  45-46
    4.2.2 测试向量的生成  46
    4.2.3 测试响应分析  46-47
    4.2.4 线形反馈移位器-LFSR  47-48
  4.3 SRAM测试的实现  48-50
    4.3.1 内建自测试方法的实现  48-49
    4.3.2 借助CPU核完成存储器测试  49-50
    4.3.3 其它测试方法  50
  4.4 小结  50-52
第5章结束语  52-53
参考文献  53-54
致谢  54-55

系统级芯片的可测性研究与实践

内容摘要

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