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基于PowerPC片上高速缓存的设计

作　者: 韩振江
导　师: 张玉明；冀力强
学　校: 西安电子科技大学
专　业: 软件工程
关键词: 高速缓存 PowerPC 自定时组相联
分类号: TP333
类　型: 硕士论文
年　份: 2011年
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内容摘要

本文重点研究了Power PC体系下片上高速缓存的设计方法,本文首先介绍了本款Cache模块的设计思路,在满足CPU速度要求的基础上,提出了该款Cache的设计方案,该款Cache选择组相联的映射方式,使用物理寻址,采用伪LRU的替换方法来提高命中率。其次,为了减少CPU的等待时间,本文提出了硬件预取技术、关键双字技术以及非阻塞技术这3种方法。在此基础上,在设计Cache的关键电路时,本文采用一些新技术来提高电路的性能。如本文提出一种自定时电路来控制字线的关断,与过去通过反相器链的方法相比,该技术可以自动跟踪位线延迟来对字线进行控制,因此可以消除连线延时、工艺以及环境条件的变化,大大节省了复杂度,并且速度也相对较快,整个字线关断过程只用了0.26ns。为了减少门输入的串联电阻和延迟以及复杂度,本文采用分级的方法来设计译码电路。并利用差分锁存型结构提高了灵敏放大器的读出速度,使整个放大的过程提高到0.23ns。最后运用NC-Verilog对整个Cache做了功能仿真工作,仿真结果表明本款Cache完全符合项目规划的要求。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-11
  1.1 选题背景及意义  7
  1.2 POWER PC 体系结构概述  7-9
  1.3 本文工作  9-10
  1.4 论文组织结构  10-11
第二章 Cache 的基本原理与设计参考要素  11-29
  2.1 Cache 的基本原理  11-12
  2.2 Cache 的设计参考要素  12-24
    2.2.1 Cache 的容量  12
    2.2.2 Cache 的映射方式  12-16
    2.2.3 Cache 的查找策略  16-17
    2.2.4 Cache 的替换策略  17-20
    2.2.5 Cache 与主存之间的一致性问题  20-24
  2.3 Cache 其它一些技术的应用  24-26
    2.3.1 硬件预取技术  24-25
    2.3.2 关键双字优先技术  25
    2.3.3 非阻塞技术  25-26
  2.4 Cache 及其相关部分的结构  26-27
  2.5 本章小结  27-29
第三章 Cache 电路的设计  29-43
  3.1 Cache 译码电路的设计  29-30
  3.2 Cache 存储单元的设计  30-33
  3.3 Tag 比较器的设计  33-35
  3.4 自定时电路的设计  35-37
  3.5 灵敏放大器的设计  37-42
  3.6 本章小结  42-43
第四章 Cache 的仿真验证及版图设计  43-65
  4.1 Cache 基本指令的功能仿真  43-48
    4.1.1 Cache 写回模式下的读操作的功能仿真  43-45
    4.1.2 Cache 写回模式下的写操作的功能仿真  45-47
    4.1.3 Cache 写直达模式下的写命中  47-48
  4.2 Cache 的特殊指令的仿真  48-56
    4.2.1 数据Cache 块接触（dcbt）和用于写操作的数据Cache 块接触指令  48-49
    4.2.2 将数据Cache 块清除为零（dcbz）指令  49-51
    4.2.3 数据Cache 块存储指令（dcbst）  51-53
    4.2.4 数据Cache 块刷新指令（dcbf）  53-54
    4.2.5 数据Cache 块无效（dcbi）  54-56
  4.3 Cache 的版图设计  56-63
  4.4 本章小结  63-65
第五章总结与展望  65-66
  5.1 总结  65
  5.2 展望  65-66
致谢  66-67
参考文献  67-70

基于PowerPC片上高速缓存的设计

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