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面向存储器完整性验证的Cache设计

作　者: 胡涛
导　师: 刘政林
学　校: 华中科技大学
专　业: 软件工程
关键词: 信息安全完整性校验 Cache IP核
分类号: TP332
类　型: 硕士论文
年　份: 2011年
下　载: 17次
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内容摘要

如今,电脑病毒不再仅仅威胁X86架构的系统平台,而是逐渐向嵌入式系统进军,手机上安装瑞星等杀毒软件也不是什么新鲜事。然而病毒在一天天发展,而相应的病毒防范技术却没有突破性的进展。当今手机病毒现已层出不穷,但单一靠杀毒软件进行预防存在很大的局限性:滞后性,占用有限的CPU资源。所以现如今基于硬件的病毒防护架构正被世人所关注。本文便是针对这一设想进行存储器的完整性安全校验机制的设计。本文首先讨论了存储器的完整性校验的原理,并提出初步设计方案。该方案的2大核心部分是Cache和AES-GCM模块,而本文完成的工作就是其中Cache模块的设计。然后讨论了Cache的原理、结构和参数,并重点阐述了各个参数对Cache性能的影响。本文将Cache分为2个部分分别来设计:主体部分和接口部分。这样设计的原因是,只需对接口部分进行修改便可将该Cache IP移植到任何系统平台上。对于主体部分设计重点研究了参数的选取、状态机的设计和PLRU替换算法的实现。对于接口部分重点讨论了IPIC总线标准中的3种传输模式的协议与时序。再将上述Cache的2大部分进行拼接,并完成功能仿真。最后,将Cache制定为IP核导入到EDK工程中完成综合及FPGA实现,并在真实的系统平台中验证其逻辑功能正确与否。验证结果表明,所完成的设计与预定目标一致。本文的主要工作在于不仅仅停留在Cache的功能仿真上,还完成将其制定成为IP核,可添加到实际的PowerPC平台上使用。

全文目录

摘要  4-5
ABSTRACT  5-8
1 绪论  8-11
  1.1 研究背景及意义  8-9
  1.2 国内外研究现状  9-10
  1.3 论文研究内容  10
  1.4 论文的组织结构  10-11
2 存储器完整性验证机制原理及CACHE 的原理和结构  11-19
  2.1 存储器完整性验证机制的原理  11-15
  2.2 CACHE 的工作原理  15-16
  2.3 CACHE 的工作流程  16-18
  2.4 本章小结  18-19
3 CACHE 中主体部分的设计与仿真  19-25
  3.1 CACHE 主要设计参数  19-21
  3.2 CACHE 模块的设计及功能仿真  21-23
  3.3 针对HASH CACHE 的特殊替换算法的研究  23-24
  3.4 本章小结  24-25
4 CACHE IP 中接口部分的设计与仿真  25-44
  4.1 POWERPC 平台中支持的总线标准  25-26
  4.2 IPIC 总线标准  26-38
  4.3 PLB21PIC 转换模块  38-40
  4.4 CACHE 中IPIC 接口模块的设计及功能仿真  40-43
  4.5 本章小结  43-44
5 CACHE 的硬件实现与FPGA 验证  44-57
  5.1 CACHE 整体功能仿真  44-45
  5.2 CACHE 的硬件实现  45-48
  5.3 FPGA 功能验证  48-56
  5.4 本章小结  56-57
6 总结  57-58
致谢  58-59
参考文献  59-62

面向存储器完整性验证的Cache设计

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