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SpaceWire路由器IP核的设计与实现

作　者: 陈健飞
导　师: 陈晓敏
学　校: 中国科学院研究生院（空间科学与应用研究中心）
专　业: 计算机应用技术
关键词: 星载 SpaceWire SpaceWire路由器 FPGA
分类号: TN915.05
类　型: 硕士论文
年　份: 2010年
下　载: 175次
引　用: 5次
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内容摘要

随着空间探测技术的发展,卫星上携带了越来越多的观测仪器和设备,特别是出现了越来越多的成像类仪器。这就导致了星载电子设备产生和待处理的数据总量迅猛增长,对设备之间用于信息交换的总线提出了更高的要求。SpaceWire是ESA于2003年提出的一种串行、高速、点对点、全双工的数据网络标准,能很好地满足现代星载设备间高速数据传输的需求。目前,SpaceWire技术得到了各航天大国的重视,并且已经在许多航天任务中得到了应用。随着应用的深入,构建SpaceWire网络是必然趋势,而SpaceWire路由器担负着数据交换的任务,是SpaceWire网络中的核心器件。因此,开展对SpaceWire路由器的研究具有重要意义。本课题在充分调研的基础上,确定了SpaceWire路由器的功能和性能需求,设计了支持7个SpaceWire端口的SpaceWire路由器IP核,并进行了软件仿真和硬件测试。实验结果表明,该路由器IP核支持SpaceWire数据包的物理寻址和逻辑寻址,实现了高、低优先级和循环优先级相结合的裁决机制,能够完成群组路由功能。根据仿真结果分析,每个端口理论上都支持高达200Mbit/s的SpaceWire链路速率。本课题的创新之处在于:设计并实现了裁决cell这一基本逻辑单元,提出了一种基于裁决cell互连结构的裁决功能实现方案。该方案取得了很好的效果,一方面,可以使裁决功能的实现逻辑清晰化,有效解决了SpaceWire路由器仲裁规模大、仲裁机制复杂的难题;另一方面,因为实现裁决功能的基本逻辑单元相同,所以便于通过增加裁决cell数量扩大裁决规模,从而增加路由器的SpaceWire端口数,这种方案大大增强了路由器的可扩展性。本课题设计实现的SpaceWire路由器IP核加上SpaceWire CODEC后能够实现SpaceWire数据包的路由交换功能,而且可以很方便地应用在SOC系统中,具有较强的实用价值。同时,本课题的研究成果为SpaceWire网络技术的研究进行了有益的探索,具有启发和借鉴意义。

全文目录

摘要  5-6
Abstract  6-14
第一章绪论  14-28
  1.1 课题的目的和意义  14-20
    1.1.1 各种总线的比较  14-16
    1.1.2 SpaceWire总线的应用情况  16-19
    1.1.3 研究SpaceWire路由器IP核的意义  19-20
  1.2 SpaceWire总线的国内外研究进展  20-26
    1.2.1 国外研究进展  20-25
    1.2.2 国内研究进展  25-26
  1.3 课题的主要内容  26
  1.4 论文章节安排  26-28
第二章 SpaceWire协议简介  28-40
  2.1 物理层（Physical Leval）  28-30
  2.2 信号层（Signal Leval）  30-31
  2.3 字符层（Character Level）  31-32
  2.4 交换层（Exchange Level）  32-35
  2.5 数据包层（Packet Level）  35-36
  2.6 网络层（Network Level）  36-40
第三章 SpaceWire路由器IP核设计方案  40-60
  3.1 SpaceWire路由器IP核的需求分析  40-41
  3.2 SpaceWire路由器IP核整体结构  41-42
  3.3 SpaceWire路由器IP核模块划分  42-53
    3.3.1 包头识别模块  43-45
    3.3.2 路由表模块想  45-46
    3.3.3 裁决模块  46-49
    3.3.4 交换矩阵模块  49-50
    3.3.5 对外并行口模块  50-51
    3.3.6 内部配置口模块  51-53
  3.4 各模块间接口时序  53-56
    3.4.1 包头识别模块与SpaceWire CODEC及对外并行口模块之间的接口时序  53-54
    3.4.2 包头识别模块与路由表模块之间的接口时序  54
    3.4.3 包头识别模块与裁决模块之间的接口时序  54-55
    3.4.4 包头识别模块与交换矩阵模块之间的接口时序  55
    3.4.5 交换矩阵模块与SpaceWire CODEC或对外并行口模块之间的接口时序  55
    3.4.6 内部配置口模块与其他模块的接口时序  55-56
  3.5 时钟分配  56-57
  3.6 FPGA选型  57-60
第四章 SpaceWire路由器IP核的实现  60-76
  4.1 Actel FPGA设计流程  60-61
  4.2 SpaceWire路由器IP各模块的编码实现  61-71
    4.2.1 时钟管理模块的实现  62-63
    4.2.2 包头识别模块的实现  63-65
    4.2.3 路由表模块的实现  65
    4.2.4 裁决模块的实现  65-69
    4.2.5 交换矩阵模块的实现  69
    4.2.6 对外并行口模块的实现  69-70
    4.2.7 内部配置口模块的实现  70-71
  4.3 综合  71-73
  4.4 布局布线  73-76
    4.4.1 资源利用情况  73-74
    4.4.2 静态时序分析  74-76
第五章测试电路的设计  76-86
  5.1 SpaceWire路由器IP核测试电路设计方案  76-77
  5.2 硬件设计  77-80
    5.2.1 电源设计  77-78
    5.2.2 时钟设计  78-79
    5.2.3 LVDS接口设计  79
    5.2.4 下载电路设计  79-80
  5.3 软件设计  80-86
    5.3.1 数据发送部分设计  81-83
    5.3.2 数据接收部分设计  83-86
第六章仿真和验证  86-100
  6.1 仿真  86-93
    6.1.1 testbench设计  86-88
    6.1.2 单路数据包交换  88-89
    6.1.3 多路地址不冲突的数据包交换  89-90
    6.1.4 多路地址冲突的数据包交换  90-93
  6.2 电路验证  93-100
第七章总结与展望  100-102
  7.1 总结  100
  7.2 后续研究展望  100-102
【附录】SpaceWire接口终端的设计  102-109
  1 工程背景  102-105
  2 实现方法  105-107
  3 设计验证  107-109
参考文献  109-110
硕士期间发表的论文  110-111
致谢  111

SpaceWire路由器IP核的设计与实现

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