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基于FPGA的星载机容错技术研究与设计

作　者: 郭林
导　师: 宋靖雁
学　校: 清华大学
专　业: 控制科学与工程
关键词: FPGA 星载计算机容错技术部分重配置
分类号: TP302.8
类　型: 硕士论文
年　份: 2009年
下　载: 244次
引　用: 4次
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内容摘要

现代微小卫星具有体积小、重量轻、研发周期短、发射方式灵活等优点,近年来得到了广泛应用。卫星的小型化对星上设备的研制提出了挑战。在星载计算机系统的设计中,既要考虑体积、质量与功耗的要求,更要满足功能要求和航天品质的高可靠性要求,因而需要加强容错技术的研究来完成小卫星星载计算机系统的设计工作。FPGA能够极大地提高电子系统设计的灵活性、通用性和集成性,符合微小卫星的设计理念,目前在航天领域中已得到广泛应用。本文在充分调研和大量阅读文献的基础上,总结各种容错技术方法,通过对信息冗余、硬件冗余、软件冗余和时间冗余等容错技术的学习与研究,分析各种容错方法的应用场合,并在FPGA器件上完成相关的容错设计工作。针对信息冗余容错技术,本文围绕EDAC技术展开研究。分析辐射对存储器件造成的影响和EDAC设计的必要性,比较多种EDAC实现方式的不同与优缺点,详细分析加入EDAC后对处理器系统所造成的影响,给出具体的EDAC技术的详细设计,并在FPGA芯片中完成设计与综合,实现具有一般性的EDAC模块,该模块适用于本身不带有EDAC功能的32位软核处理器。针对硬件冗余容错技术,本文就系统硬件冗余备份问题展开研究。分析各种硬件冗余结构的可靠性与适用场合,提出适合微小卫星的双机冷备份冗余结构设计,并对冗余系统中的仲裁器进行详细设计,给出仲裁器与星载计算机的详细接口设计,并在FPGA芯片中完成功能设计与综合。为进一步提高仲裁器的可靠性,对其进行FPGA片内三模冗余设计,并提出一种改进方法。在空间环境中,使用FPGA器件进行容错设计存在SEU故障的问题,FPGA易受SEU的影响而导致其内部逻辑紊乱,影响系统正常运行。对此,受可重构计算思想的启发,采用部分重配置设计方法来对抗SEU故障。本文在相关硬件平台上实现各种设计方法,并设计一些测试手段模拟相关故障情况完成设计的测试工作。测试结果表明,系统工作稳定可靠,发生故障后能及时处理并屏蔽故障,使其不对星上其他设备构成影响。本设计中所使用的方法具有一般性,可用于其他星载计算机系统的设计中。

全文目录

摘要  3-4
Abstract  4-9
第1章引言  9-18
  1.1 课题背景  9-10
  1.2 容错技术概述  10-14
    1.2.1 容错技术基本概念  10
    1.2.2 容错技术的发展历程  10-11
    1.2.3 容错技术的主要方法  11-14
  1.3 FPGA 及其在空间领域中的应用  14-16
    1.3.1 FPGA 简介  15-16
    1.3.2 FPGA 在空间领域中的应用  16
  1.4 论文主要工作  16-17
  1.5 论文结构  17-18
第2章基于信息冗余技术的存储器容错研究与设计  18-29
  2.1 空间辐射及其对电子器件的影响  18-20
    2.1.1 TID 对电子器件的影响  18-19
    2.1.2 单粒子效应对电子器件的影响  19-20
  2.2 EDAC 在存储器容错中的应用  20-22
    2.2.1 EDAC 工作原理  20
    2.2.2 汉明码检错纠错原理  20-22
  2.3 进行EDAC 设计前的问题分析  22-24
    2.3.1 EDAC 实现方式  22
    2.3.2 所需的存储器位数  22-23
    2.3.3 对访问时间的影响  23-24
  2.4 EDAC 逻辑的设计与实现  24-29
    2.4.1 EDAC 的结构设计  24-26
    2.4.2 写操作时序实现  26-27
    2.4.3 读操作时序实现  27-29
第3章基于硬件冗余技术的系统容错研究与设计  29-52
  3.1 系统容错策略的研究与设计  29-32
    3.1.1 各种容错方案在实际中的应用  29-30
    3.1.2 各种容错方案的可靠度模型  30-31
    3.1.3 微小卫星容错结构设计  31-32
  3.2 基于FPGA 仲裁板的接口设计  32-35
    3.2.1 与星载机的接口设计  32-34
    3.2.2 与其他模块的接口设计  34-35
  3.3 基于FPGA 仲裁板的功能结构设计  35-46
    3.3.1 故障检测模块设计  36-40
    3.3.2 仲裁逻辑模块设计  40-43
    3.3.3 切换逻辑模块设计  43-45
    3.3.4 仲裁器的综合实现  45-46
  3.4 仲裁器内部三模冗余设计  46-50
    3.4.1 内部三模冗余结构设计  47-48
    3.4.2 三模冗余表决器的改进  48-50
  3.5 信号的冲突与解决  50-52
第4章 FPGA 部分重配置容错技术研究与设计  52-69
  4.1 问题的提出  52-53
  4.2 部分重配置的容错方法  53-55
    4.2.1 部分重配置的容错方法介绍  53-54
    4.2.2 器件的选择与介绍  54-55
  4.3 基于模块化的部分重配置容错设计  55-65
    4.3.1 仲裁器的模块化部分重配置设计  55-62
    4.3.2 设计中需注意的问题  62-63
    4.3.3 模块化部分重配置的配置流程  63-65
  4.4 基于回读技术的部分重配置容错设计  65-69
    4.4.1 故障检测与定位  65-67
    4.4.2 故障清除与修复  67
    4.4.3 设计中需注意的问题  67-69
第5章系统综合实现与测试  69-76
  5.1 系统硬件平台介绍  69
  5.2 EDAC 技术的实现与测试  69-72
  5.3 TMR 仲裁器技术的实现与测试  72-74
  5.4 部分重配置的实现与测试  74-76
第6章总结与展望  76-78
  6.1 已完成的工作  76
  6.2 进一步的工作与展望  76-78
参考文献  78-82
致谢  82-83
个人简历、在学期间发表的学术论文和研究成果  83

基于FPGA的星载机容错技术研究与设计

内容摘要

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