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基于FPGA声频解码器降时基抖动电路的研究

作　者: 马银棚
导　师: 周静雷
学　校: 西安工程大学
专　业: 电力电子与电力传动
关键词: 时基抖动数字锁相环 FPGA 过采样
分类号: TN912.2
类　型: 硕士论文
年　份: 2012年
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内容摘要

随着大规模集成电路的广泛应用，我们的生活变得越来越智能化、微型化。世界上大部分的电能都用在电机上，而数字系统中，电能主要用在计时上了。因此时钟系统的稳定性直接影响着电子系统的整体性能，故而时钟电路有数字系统的心脏一说。随着数字化的普及，数字化声频也悄悄进入了我们的生活；如今，老式的磁带录音机已难觅踪迹，取而代之的是更加小型的MP3，声频已经迈向数字时代！在现在流行的数字解码系统中，A/D以及D/A芯片的采样频率越来越高，传输速率越来越快，数字系统中任何定时上的误差都可能对整个系统性能造成影响，时基抖动已经成为制约数字系统性能的一个因素，减少系统中的抖动是实现最佳数字声频解码设计的一个重要环节。对于专业的数字声频系统来说，一套性能更好的时基系统能使整个系统的性能有脱胎换骨的改变。为何时基抖动对数字声频系统有如此大的影响呢，那是因为时基抖动可导致数字声频失真，制约着数字声频系统信噪比的进一步提高。因此要得到更高性噪比的数字声频信号，就不能单单从声频信号的数据信号出发，还需要同时考虑时基信号稳定性对声频信号的影响。由于时基抖动在数字声频解码器系统中广泛存在，时基抖动的累积最终导致误差率增加、闷声、音质也受到影响，因此在设计数字系统时，必须对每一级时基抖动加以控制，以消除抖动的影响。本文正式从数据和时间基准出发，同时对数据和时基信号进行处理以得到最佳的信噪比。本课题是基于声频解码器的时基抖动，以提高声频系统的整体性能为出发点，分别研究对于数字声频信号和时钟信号的处理方法，通过研究后发现要得到更好的声频数字信号需要对输入的信号进行过采样插值滤波处理，需要得到更好的时钟信号的方法是需要再次使用锁相环技术。本课题在FPGA上实现八倍过采样处理以提高信噪比，同时也降低后端模拟滤波器的设计难度，使用锁相环可以提供更加纯净的时基信号提高系统性能。本课题在硬件系统中数据的接收端采用CS8412做数字解调，恢复出时钟信号和数据信号，然后经过FPGA做八倍升频插值滤波，并对时钟信号也进行降抖动处理，输出的数字声频信号接入后端的PCM1702中做数字解码。本课题的时钟信号是先通过CS8412对数据和时钟共传的信号进行时钟分离和恢复，将分离出的数据信号和时钟信号送入FPGA中；在FPGA中对数据进行8倍过采样处理，对时基信号使用第二级锁相环进行降噪，降抖动，然后接入到PCM1702中，给PCM1702解码芯片提供更低抖动的时钟信号和信噪比更高的数据信号。由于数字通信系统中，编码解码以及时基控制广泛应用，本设计对数据和时基信号的分开处理对于数字通信业有重要意义。

基于FPGA声频解码器降时基抖动电路的研究

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