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基于数字锁相环的低功耗时钟发生器设计

作　者: 刘阳
导　师: 骆丽
学　校: 北京交通大学
专　业: 微电子与固体电子学
关键词: 全数字锁相环数控振荡器低功耗全数字化
分类号: TN911.8
类　型: 硕士论文
年　份: 2014年
下　载: 22次
引　用: 0次
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内容摘要

锁相环的概念自提出之日起,凭借着其优异的特性在电子和通信领域中被广泛应用,比如频率综合器、时钟数据恢复电路。然而,现代多媒体通信市场日新月异,人们对于锁相环的设计提出了更为严格的要求,使得锁相环的设计不断地面临着新的挑战：一方面,对于高频率、多带宽等高性能的锁相环设计要求越来越严格；另一方面,低成本、低功耗也日益成为现代多媒体通信发展所关注的焦点。因此,高性能、低成本和低功耗的锁相环设计成为人们关注的焦点。在这样的大背景下,本论文确立了设计一款用于时钟发生器的全数字锁相环,并且要实现低功耗、全数字化的设计方向。本论文在锁相环的基础之上,讨论了全数字锁相环的设计,包括数控振荡器、数控环路滤波器、数控分频器和鉴相器。重点探讨了数控振荡器的设计,利用CMOS电流域逻辑和MOS变容管技术,设计了一款数控环形振荡器。此外还重点关注了数控环路滤波器的设计,利用经典的积分和比例路径的滤波器结构,实现了数控环路滤波器的设计。针对全数字化的设计方向,本论文设计的全数字锁相环仅由MOS管构成,不包含任何的无源器件,有利于节省芯片面积,降低成本。在低功耗方面,该全数字锁相环利用频率控制字预置技术,加快锁相环的建立,减少锁定时间,以此来降低全数字锁相环工作的平均功耗。本论文采用SMIC013的工艺,设计了一款用于时钟发生器的全数字锁相环,并进行了流片。后仿真结果表明,输出频率范围可以达至(?)92—500MHz,抖动方面在92MHz时约为42.2ps,500MHz时约为9.25ps,功耗方面在92MHz时约为0.33mW,500MHz时约为1.32mW。此外,对芯片进行了测试,给出了更接近真实性能的数据。

全文目录

致谢  5-6
中文摘要  6-7
ABSTRACT  7-11
1 引言  11-17
  1.1 论文的研究背景  11-12
  1.2 国内外研究状况  12-14
  1.3 该论文的主要工作  14
  1.4 本论文内容的安排  14-17
2 锁相环基础  17-33
  2.1 鉴相器  17-18
    2.1.1 鉴相器的定义  17-18
    2.1.2 鉴相器的典型例子  18
  2.2 振荡器  18-26
    2.2.1 振荡器概述  18-20
    2.2.2 环形振荡器  20-22
    2.2.3 LC振荡器  22-25
    2.2.4 压控振荡器  25-26
  2.3 环路滤波器  26-28
    2.3.1 无源低通滤波器结构  27
    2.3.2 有源PI滤波器结构  27-28
  2.4 锁相环的基本结构和工作原理  28-31
    2.4.1 基本的锁相环结构  28-29
    2.4.2 锁相环基本工作原理  29-31
  2.5 本章小结  31-33
3 基于全数字锁相环的时钟发生器  33-43
  3.1 基于锁相环的时钟发生器  33-35
    3.1.1 基于锁相环的时钟发生器的基本结构  33-34
    3.1.2 基于锁相环的时钟发生器的基本工作原理  34-35
  3.2 基于锁相环的时钟发生器的性能指标  35-37
    3.2.1 输出频率范围  35
    3.2.2 输出频率精度  35-36
    3.2.3 输出频率之间的切换速度  36
    3.2.4 相位噪声  36-37
  3.3 本论文基于锁相环的时钟发生器的设计方向  37-41
    3.3.1 全数字化  37-39
    3.3.2 低功耗  39-40
    3.3.3 电流域逻辑  40-41
  3.4 基于全数字锁相环的时钟发生器的设计指标  41-42
  3.5 本章小结  42-43
4 全数字锁相环的设计  43-57
  4.1 全数字锁相环的整体结构  43-44
  4.2 数控振荡器的设计  44-51
    4.2.1 数控环形振荡器中反相器的设计  45-46
    4.2.2 数控环形振荡器中MOS变容管的设计  46-48
    4.2.3 数控环形振荡器的仿真结果  48-51
  4.3 数控环路滤波器的设计  51-54
    4.3.1 数控环路滤波器的积分路径  52-53
    4.3.2 数控环路滤波器的比例路径  53-54
  4.4 数控分频器和鉴相器的设计  54-56
    4.4.1 鉴相器部分的设计  54-55
    4.4.2 数控分频器部分的设计  55-56
  4.5 本章小结  56-57
5 全数字锁相环的仿真与测试  57-75
  5.1 基于全数字锁相环的时钟发生器的实现  57-61
    5.1.1 频率控制字预置  58-59
    5.1.2 应用于快速锁定的参数切换  59-61
  5.2 用于时钟发生器的全数字锁相环前仿真结果  61-64
  5.3 用于时钟发生器的全数字锁相环后仿真结果  64-69
    5.3.1 用于时钟发生器的全数字锁相环版图设计  64-66
    5.3.2 用于时钟发生器的全数字锁相环后仿真结果  66-69
  5.4 用于时钟发生器的全数字锁相环测试结果  69-75
6 工作总结与展望  75-77
参考文献  77-81
作者简历  81-85
学位论文数据集  85

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