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基于有限状态机的乘法器设计与实现
作 者: 商丽卫
导 师: 刘耀军
学 校: 太原科技大学
专 业: 计算机应用技术
关键词: 有限状态机 多路选择器 并行行旁路乘法器 截断乘法器
分类号: TP332.22
类 型: 硕士论文
年 份: 2012年
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内容摘要
乘法器是现代中央处理器、数字信号处理器(DSP)、滤波器等众多现代电子器件中的重要部件。特别在DSP中,乘法器的运算速度几乎决定了DSP的处理速度。因此,乘法器的性能在整个计算系统中起着至关重要的作用。优化乘法器的结构设计,成为改善计算系统整体性能的关键问题。有限状态机对于具有逻辑顺序和时序规律的事件能有清晰的描述,非常适合用来表示乘法这种依靠时序关系进行的操作。因此,本文结合有限状态机分别设计了并行行旁路(PRB)乘法器和有限状态机截断(FSATA)乘法器。(1)根据行旁路乘法器的设计方案,用有限状态机对其设计进行了再现,实验结果表明,用有限状态机设计的乘法器能够在不降低运算速度的同时显著减少逻辑元件使用数量,使乘法器功耗进一步降低。(2)在行旁路乘法器的基础上进一步优化,提出一种并行行旁路(PRB)乘法器,并用有限状态机进行了实现。在行旁路的基础上,通过对乘数进行重新编码并行输出部分积,使乘法运算中产生的部分积数量减少,提高运算速度;利用有限状态机实现PRB乘法器,有效减少了电路中逻辑元件的数量,降低了功耗。在Quartus平台上进行的仿真表明PRB乘法器在整体性能上有较大的改善。(3)为了实现阵列乘法器设计中影响其整体性能的重要参数——功耗、芯片面积、运算延迟的有效折中,提出一种基于有限状态机的截断(FSATA)乘法器。乘法运算是一系列加法操作来完成的,对乘数和被乘数的关键数据位进行有效地截断处理,可以使部分积的产生更加地灵活。最后,利用有限状态机完成提出的设计,采用VHDL进行编码,在Quartus软件上进行综合与仿真。结果表明相比于采用时序电路完成的设计,FSATA乘法器在延迟上有较优的提高。
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全文目录
中文摘要 3-4 ABSTRACT 4-8 第一章 绪论 8-16 1.1 乘法器研究背景与意义 8-9 1.2 乘法器研究现状 9-13 1.2.1 提高算术运算性能的专用硬件研究 9-10 1.2.2 针对乘法器产生过程的研究 10-11 1.2.3 针对乘法器版图设计的研究 11-13 1.3 研究内容与论文组织 13-16 1.3.1 研究内容 13 1.3.2 论文组织 13-16 第二章 乘法器设计结构 16-28 2.1 乘法器原理 16 2.2 乘法器的相关设计结构 16-19 2.3 乘法器设计中的相关概念 19-20 2.4 有限状态机概述 20-23 2.4.1 有限状态机组成 20-22 2.4.2 有限状态机的描述方式 22 2.4.3 有限状态机特点 22 2.4.4 有限状态机设计的一般步骤 22-23 2.4.5 有限状态机的用途 23 2.5 设计有限状态机的原因 23-25 2.6 实验工具简介 25-27 2.6.1 VHDL 25-26 2.6.2 Quartus 26-27 2.7 本章小结 27-28 第三章 FSA 乘法器的设计与实现 28-34 3.1 行旁路乘法器设计 28-29 3.2 基于有限状态机的乘法器设计 29-31 3.2.1 有限状态机 29-30 3.2.2 FSA 乘法器的设计 30 3.2.3 FSA 乘法器的算法设计 30-31 3.3 实验结果比较 31-33 3.4 本章总结 33-34 第四章 PRB 乘法器的设计与实现 34-40 4.1 行旁路乘法器的优化算法 34 4.2 采用时序逻辑电路完成 PRB 乘法器设计 34-36 4.3 采用有限状态机完成 PRB 乘法器设计 36-37 4.4 PRB 乘法器的算法设计 37-38 4.5 实验结果的分析与比较 38 4.6 总结 38-40 第五章 FSATA 乘法器的设计与实现 40-48 5.1 FSATA 乘法器的设计 41-42 5.1.1 FSATA 乘法器采用的设计原理 41 5.1.2 提出的算法与一般算法中的部分积分布情况 41-42 5.2 采用时序逻辑电路完成 FSATA 乘法器设计 42-43 5.3 利用 FSM 完成提出的 FSATA 乘法器设计 43-45 5.4 实验结果比较 45 5.5 本章小结 45-48 第六章 总结和展望 48-52 6.1 总结 48-49 6.2 展望 49-52 参考文献 52-56 致谢 56-58 研究生期间发表的论文及参与的项目 58-60 个人简介及联系方式 60-61
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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机(不连续作用电子计算机) > 运算器和控制器(CPU) > 运算器 > 乘、除法器
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