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基于FPGA的时钟同步控制系统研究与实现

作　者: 邵恩
导　师: 高锦春
学　校: 北京邮电大学
专　业: 电子科学与技术
关键词: 分组交换网络 FPGA IEEE802.3 时钟同步模糊控制
分类号: TN919.34
类　型: 硕士论文
年　份: 2013年
下　载: 53次
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内容摘要

随着以太网技术发展,分组交换网中两个传输节点间的数据带宽如今已经达到1Gbit/s,并且该网络需要对传统TDM业务支持。而高速数据传输速率下的精确时钟同步控制技术,逐渐成为了限制基础传送网及其测试设备发展的瓶颈之一。PTN网络测试设备在实施时分复用业务数据输出模拟时,需要依靠精确的时钟同步作为技术支撑。论文针对这种承载TDM业务的网络测试设备,对其时钟同步控制系统进行了研究与实现,着重研究了数据链路接口控制、Soc互联总线以及时钟同步控制的设计与实现,并针对时钟同步的自守时问题进行分析与优化。本论文首先对以太网协议数据处理的惯用方法中的闭环等待问题进行了分析,结合高速数字电路对高流量、低时延和低存储损耗的设计指导思想,提出了一种针对以太网数据链路层数据接收处理的优化方法；并结合总线互联系统以及以太网接口控制器关键模块的设计和分析,实现了以太网接口控制器及Soc总线互联子系统。第二,本论文通过对IEEE1588同步模型的分析,对时钟同步连接的各类报文处理规则和同步处理引擎的各关键功能模块进行了详细设计,并通过FPGA进行了实现。第三,本论文将模糊控制算法运用于时钟同步守时控制器的设计中,并针对单规则叠加模糊规则建立算法在误差处理方面的不足,提出了基于误差补偿规则迭加思想的优化算法；并基于时钟校准的实验结果,通过Matlab仿真验证了该优化算法在对于误差修正性能的提高,以及该算法在100阶修正后的误差精度。第四,本论文结合BIST和对比测试理论,提出了内建自测试和对比测试方案,对本文实现的同步控制系统进行厂极卡级的功能与指标测试。测试结果表明,论文所实现的时钟同步控制系统能够满足以太网满负荷数据传输正确性指标要求,以及时钟同步功能和精确度指标要求。

全文目录

摘要  4-5
ABSTRACT  5-9
第一章绪论  9-17
  1.1 研究背景和意义  9-10
  1.2 国内外研究现状  10-14
  1.3 论文主要工作  14-15
  1.4 论文组织结构  15-17
第二章基于FPGA实现时钟同步系统技术的问题分析  17-26
  2.1 PTN网络测试设备的时钟同步系统分析  17-19
    2.1.1 PTN时钟同步场景  17-18
    2.1.2 课题应用需求  18-19
  2.2 时钟同步理论及实现技术分析  19-24
    2.2.1 同步控制系统核心难点技术  19-20
    2.2.2 时钟同步底层数据处理方法  20-21
    2.2.3 基于IEEE1588协议的时钟同步组网模型分析以及比较  21-23
    2.2.4 守时控制理论分析  23-24
  2.3 本章小结  24-26
第三章以太网接口控制器及Soc系统架构设计与实现  26-46
  3.1 基于FPGA的同步控制系统设计分析  26-28
    3.1.1 基于FPGA时钟同步系统全局结构设计  26-27
    3.1.2 时钟同步控制系统数据参数与技术指标  27-28
  3.2 总线转发与互联控制子系统的设计与量化分析  28-35
    3.2.1 系统模块化设计  28-29
    3.2.2 总线二层地址寻址方法设计与处理时延比较  29-32
    3.2.3 总线数据传输流程建模  32-33
    3.2.4 总线数据承载能力数学分析  33-35
  3.3 数据链路层协议处理子系统设计与实现  35-45
    3.3.1 数据接收控制器基本设计思路  35-36
    3.3.2 数据处理优化方法及特点对比分析  36-38
    3.3.3 关键模块具体设计与实现  38-45
  3.4 本章小结  45-46
第四章时钟同步控制器的实现与守时系统研究  46-70
  4.1 时钟同步系统研究与设计  46-53
    4.1.1 IEEE1588同步通信模型的原理分析  46-48
    4.1.2 同步处理引擎模块化设计  48-49
    4.1.3 协议报文接收以及应答规则设计  49-53
  4.2 时钟同步校准控制器设计及实现  53-62
    4.2.1 精确时戳处理模块设计及实现  55-57
    4.2.2 协议底层识别处理与总线数据接口读写时序  57-58
    4.2.3 同步连接发起模块  58-59
    4.2.4 接收及回应同步连接模块  59-62
  4.3 时钟同步守时控制器研究与优化设计  62-69
    4.3.1 模糊控制算法的数学分析  63-65
    4.3.2 误差分析与算法优化  65-67
    4.3.3 仿真结果与性能比较  67-69
  4.4 本章小结  69-70
第五章时钟同步性能分析与测试验证  70-80
  5.1 测试环境与测试目标  70-71
    5.1.1 测试目标与方法  70-71
    5.1.2 软件及硬件环境  71
  5.2 数据链路层传输能力测试  71-73
    5.2.1 测试方案与实施步骤  71-72
    5.2.2 板级测试结果分析  72-73
  5.3 时钟同步能力测试  73-79
    5.3.1 同步功能测试方法与步骤  73-74
    5.3.2 同步功能的板级测试结果分析  74-76
    5.3.3 同步精度测试方法与步骤  76-77
    5.3.4 精度测试的板级测试结果分析  77-79
  5.4 本章小结  79-80
第六章总结与展望  80-81
参考文献  81-84
致谢  84-85
附录一  85-86
附录二  86-98
硕士期间发表论文  98

基于FPGA的时钟同步控制系统研究与实现

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