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可配置LDPC码译码器的FPGA设计与实现

作 者: 赵辉
导 师: 赵旦峰
学 校: 哈尔滨工程大学
专 业: 通信与信息系统
关键词: QC-LDPC码 FPGA 可配置 译码器 基矩阵
分类号: TN911.22
类 型: 硕士论文
年 份: 2012年
下 载: 55次
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内容摘要


越来越多的实际通信系统都使用多参数的QC-LDPC码作为信道编码方案,以支持在码长和码率上的灵活性。但是传统的译码器结构只能支持一种参数的QC-LDPC码。针对此问题,论文研究了一种基于QC-LDPC码基矩阵的译码器结构,采用归一化最小和译码算法,通过Verilog HDL语言,设计了能够满足通信系统中各种不同的服务需求和信道干扰情况的参数可配置的LDPC码译码器。以现有某通信系统为研究背景,首先对多种参数的QC-LDPC码在AWGN信道下,采用MSK调制方式时的误码率性能进行了仿真。通过对比分析几种译码算法的性能和硬件实现复杂度,最终确定了适合硬件实现的译码算法及译码迭代次数。根据课题研究背景论文采用部分并行译码方案实现参数可配置的译码器。同时,为了配合数据处理单元,信息存储结构的安排和QC-LDPC码基矩阵是一致的,这种结构称为基于基矩阵的结构。根据这种结构及译码算法流程,使用Verilog语言设计了主要功能模块的硬件结构,并且通过时序仿真验证了各个模块的设计。最终将MSK调制解调器、LDPC编译码器联合,搭建了基于ModelSim软件的测试平台,并对系统性能进行了测试,通过对测试结果和理论仿真的对比,验证了论文设计的译码器结构的有效性。另外,为了测试参数可配置的译码器在实际硬件系统中的可靠性,我们按照同样的方法实现了一种占用硬件资源比较小,能够同时支持三种参数的QC-LDPC码译码器,并设计了基于FPGA的硬件测试系统对其进行了性能测试。最后,针对多元LDPC码译码器硬件实现复杂度高的问题,我们以四元LDPC码为例,给出GF(4)上译码器的整体结构及主要功能模块的硬件设计方案。

全文目录


摘要  5-6
ABSTRACT  6-9
第1章 绪论  9-16
  1.1 课题研究背景及意义  9-11
  1.2 LDPC 码的研究现状  11-13
  1.3 LDPC 码译码器硬件实现研究  13-15
  1.4 论文结构安排  15-16
第2章 QC-LDPC 码基本原理及性能分析  16-33
  2.1 QC-LDPC 码的基本原理  16-20
    2.1.1 LDPC 码的定义  16
    2.1.2 QC-LDPC 码的定义  16-18
    2.1.3 LDPC 码的二分图表示  18-19
    2.1.4 QC-LDPC 码的构造  19-20
  2.2 LDPC 码的译码算法  20-27
    2.2.1 基于比特翻转的硬判决译码  20-21
    2.2.2 基于软判决的译码  21-22
    2.2.3 概率 BP 译码算法  22-24
    2.2.4 LLR BP 译码算法  24-26
    2.2.5 UMP BP Based 译码算法  26-27
    2.2.6 Normalized BP based 译码算法  27
  2.3 性能仿真分析  27-32
    2.3.1 RS 码性能仿真  28
    2.3.2 QC-LDPC 码性能仿真  28-31
    2.3.3 QC-LDPC 码与 RS 码性能对比分析  31-32
  2.4 本章小结  32-33
第3章 可配置 LDPC 码译码器的 FPGA 设计  33-56
  3.1 常用 LDPC 译码器的硬件结构  33-36
    3.1.1 全并行结构  33-34
    3.1.2 串行结构  34-35
    3.1.3 部分并行结构  35-36
  3.2 可配置 QC-LDPC 码译码器的 FPGA 设计  36-51
    3.2.1 可配置 QC-LDPC 码译码器的整体结构  36-38
    3.2.2 基于基矩阵的数据处理  38-40
    3.2.3 QC-LDPC 码译码器信息存储模块  40-42
    3.2.4 QC-LDPC 码译码器的时序设计  42-48
    3.2.5 校验节点信息更新 CNU  48-50
    3.2.6 变量节点信息更新 VNU  50-51
  3.3 可配置 QC-LDPC 码译码器的测试  51-55
  3.4 本章小结  55-56
第4章 系统测试的设计与实现  56-61
  4.1 基于 ModelSim 的系统测试  56-57
  4.2 基于 FPGA 硬件平台的系统测试  57-60
  4.3 本章小结  60-61
第5章 多元 LDPC 码译码器实现方案设计分析  61-69
  5.1 多元 LDPC 码译码算法比较分析  61-64
    5.1.1 多元 LDPC 码的标准 BP 算法  61-63
    5.1.2 扩展最小和 EMS 译码算法  63-64
    5.1.3 不同译码算法复杂度比较分析  64
  5.2 基于 EMS 算法的译码器硬件结构设计分析  64-68
    5.2.1 多元 LDPC 码译码器整体结构  64-65
    5.2.2 校验节点更新模块 CNU 的设计  65-67
    5.2.3 变量节点更新模块 VNU 的设计  67-68
  5.3 本章小结  68-69
结论  69-71
参考文献  71-76
攻读硕士学位期间发表的论文和取得的科研成果  76-77
致谢  77

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中图分类: > 工业技术 > 无线电电子学、电信技术 > 通信 > 通信理论 > 信息论 > 信道编码理论
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