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S波段DDS激励PLL宽带频率合成器的研究

作　者: 解冰一
导　师: 吕国强
学　校: 合肥工业大学
专　业: 精密仪器及机械
关键词: 频率合成 DDS PLL 相位噪声杂散
分类号: TN741
类　型: 硕士论文
年　份: 2012年
下　载: 46次
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内容摘要

从二十世纪开始，世界步入了信息化飞速发展的阶段，无线通信技术得到快速发展，在中继通讯、卫星通讯、雷达、电子对抗及制导武器中都有着广泛的应用。随着无线通信系统在民用和军用上地位的提高，现代无线通信电子系统对频率源的精度、频率分辨率、转换时间和频谱纯度等指标提出了越来越高的要求。本课题基于DDS激励PLL的组合结构设计一款S波段宽频带低相噪低杂散的频率合成器。本文首先讲述了频率合成技术的概念，回顾了频率合成技术的发展历程，介绍了在频率合成技术上，国内外的发展现状。然后介绍了DDS与PLL的概念、结构、工作原理等，分析了相位噪声和杂散的主要来源。接着依据课题指标要求，确定设计方案和几个核心芯片，分析方案可行性，并详细讲述了倍频链电路，DDS电路及锁相环电路的设计方法，以及PCB制板的规则和电磁兼容性设计。最后对频率合成器的几个主要性能指标的进行了测试。本课题的设计难点在于输出频带宽，相位噪声和杂散指标要求高，并且对系统的工作温度和尺寸大小也有一定要求。采用以下几种方法解决这些难点：1、采用DDS激励PLL的电路组合结构，降低杂散。2、采用封装好的二极管对实现五倍频，简化电路，缩小整体电路的面积。3、DDS芯片采用高性能的AD9912，有利于提高信号的频谱纯度。4、采用单片机双控DDS和PLL的形式，可有效的增加输出频率的带宽。最终的测试结果显示，在2300MHz～2960MHz的频率范围内，频率步进为1MHz，相位噪声优于-95dBc/Hz@1KHz,-102dBc/Hz@10KHz，杂散优于-60dBc，跳频时间小于20μs，达到了课题性能指标的要求。

全文目录

摘要  5-6
ABSTRACT  6-8
致谢  8-14
第一章绪论  14-18
  1.1 频率合成技术概述  14-15
  1.2 频率合成技术的发展及现状  15-17
  1.3 课题研究工作及论文内容安排  17-18
第二章直接数字频率合成技术（DDS）工作原理  18-26
  2.1 DDS 的工作原理与构成  18-19
  2.2 DDS 的特性  19-20
  2.3 理想 DDS 频谱分析  20-22
  2.4 DDS 相位噪声分析  22
  2.5 DDS 杂散分析  22-26
    2.5.1 相位截断误差引起的杂散  22-24
    2.5.2 幅度量化误差引起的杂散  24
    2.5.3 DAC 转换误差引起的杂散  24-26
第三章锁相环频率合成技术（PLL）工作原理  26-37
  3.1 PLL 原理概述与组成  26-30
    3.1.1 鉴相器  26-28
    3.1.2 环路滤波器  28-30
    3.1.3 压控振荡器  30
  3.2 环路相位模型及动态方程  30-31
  3.3 锁相环路的工作状态  31-34
    3.3.1 0 K时的捕获与锁定  32-33
    3.3.2 0 K时的矢锁状态  33
    3.3.3 0 K时的临界状态  33-34
  3.4 锁相环的稳定性分析  34
  3.5 锁相环的相位噪声分析  34-36
  3.6 锁相环的杂散分析  36-37
第四章系统方案设计及可行性分析  37-50
  4.1 系统技术指标要求  37
  4.2 常用设计方案介绍  37-41
    4.2.1 DDS 激励 PLL 方案  37-38
    4.2.2 PLL 内嵌 DDS 方案  38-39
    4.2.3 DDS 与 PLL 环外混频方案  39-40
    4.2.4 DDS 作为 PLL 小数分频器方案  40-41
  4.3 方案确定及主要器件选型  41-45
    4.3.1 DDS 芯片的选择  42-43
    4.3.2 PLL 芯片的选择  43-44
    4.3.3 VCO 芯片的选择  44-45
    4.3.4 100MHz 晶振的选择  45
  4.4 方案可行性分析  45-50
    4.4.1 输出频率分析  45-46
    4.4.2 相位噪声分析  46-48
    4.4.3 杂散分析  48
    4.4.4 输出功率分析  48-50
第五章系统硬件电路设计与测试结果分析  50-65
  5.1 DDS 时钟信号产生电路  50-54
    5.1.1 五倍频电路设计  50-51
    5.1.2 低噪放电路设计  51
    5.1.3 滤波电路设计  51-54
  5.2 DDS 电路设计  54-56
  5.3 PLL 电路设计  56-58
  5.4 PCB 板图设计  58-59
    5.4.1 电路布局与走线  58-59
    5.4.2 接地  59
    5.4.3 电源去耦  59
  5.5 测试结果分析  59-65
    5.5.1 相位噪声测试  60-61
    5.5.2 杂散测试  61
    5.5.3 跳频时间  61-62
    5.5.4 测试结果图  62-64
    5.5.5 测试结果小结  64-65
第六章结论  65-66
参考文献  66-69
攻读硕士学位期间发表的论文  69-70

S波段DDS激励PLL宽带频率合成器的研究

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