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MPSoC-NoC多核体系结构及原型芯片实现技术研究

作　者: 杜高明
导　师: 高明伦
学　校: 合肥工业大学
专　业: 精密仪器及机械
关键词: 多核技术 MPSoC-NoC体系结构原型芯片并行程序设计
分类号: TN47
类　型: 博士论文
年　份: 2007年
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内容摘要

近年来，以Intel为代表的国际巨头纷纷将目光瞄准了多核技术，并从2005年开始陆续推出产品，如Intel^TM的Intel Core^TM2 Duo，AMD^TM的AMD Athlon^TM 64 FX均为双核处理器，SUN^TM的Niagara含有8个处理器核，STI(SONY^TM、TOSHIBA^TM和IBM^TM)的CELL则由9个处理器核组成，ARM^TM公司的MPCORE由4个ARM-11处理器组成。学术界则早在2000年就开始了多核SoC（Multi-Processor SoC，MPSoC）和NoC（Network on Chip）的研究，如斯坦福大学的Netchip项目，曼彻斯特大学的Marble项目，瑞典皇家技术学院的NOCARC项目等。目前，以MPSoC-NoC为代表的多核技术正在受到越来越多的学者的关注。上述事实表明，以MPSoC-NoC为代表的多核技术正在成为下一代集成电路的主流设计技术。从SoC时代开始，集成电路设计技术已经成长为“半导体技术—电子技术—计算机技术”三个领域的交叉学科。随着时间的推移，计算机技术将扮演越来越重要的角色，计算机体系结构将越来越成为集成电路设计技术创新的源头，系统工程师将越来越成为高端芯片设计工程师的主体。多核技术的出现，带来了集成电路体系结构的根本变革，以冯-诺伊曼体系结构为代表的单核-单总线传统结构将逐渐退居二线，一个崭新的多核时代开始了。多核技术为高端集成电路设计技术带来了一个前所未有的广阔发展空间。本文研究多核技术的体系结构及其原型芯片的设计、仿真和实现，主要工作如下：（1）提出了5种不同结构的MPSoC-NoC系统模型，同时从多个技术角度对比分析了5种结构的优缺点，为MPSoC-NoC系统级建模技术做了一些基础性工作。探讨了不同通讯架构对多核系统的整体性能的影响。最后基于BPM分类法建立了MPSoC-NoC形式化模型；（2）设计实现了单总线结构MPSoC、层次化总线结构MPSoC、全互连结构Ⅱ型NoC和二维网格结构NoC等4种不同体系结构的原型芯片，每种结构的原型芯片都集成了4个处理器，频率可达60Mhz。在此基础上又升级设计出4核层次化总线MPSoC原型芯片（增加功能IP）、6核全互连Ⅱ型NoC原型芯片和8核二维网格NoC原型芯片，并展开研究了这三种多核结构的可扩展性问题。分析表明，二维网格结构NoC的可扩展性最优；（3）定量分析了多核原型芯片的性能：首先建立原型芯片的性能测试环境，并提出MPSoC-NoC性能测试方法和并行程序的设计方法，然后定量测试了上述4种原型芯片的性能，并做了对比分析。实验表明，二维网格结构NoC的整体性能最优；（4）尝试给出MPSoC、NoC等重要概念的定义，总结了MPSoC-NoC的理论体系。提出可重构MPSoC、可重构NoC、节点双核NoC等构想。

全文目录

摘要  8-9
ABSTRACT  9-21
第一章 MPSoC-NoC的研究动因  21-39
  1.1 集成电路技术的发展规律  22-23
  1.2 几个重要定义  23-24
  1.3 以 MPSoC-NoC为代表的多核技术将成为下一代集成电路的主流设计技术  24-30
    1.3.1 “计算机参考系”准则  25-27
    1.3.2 微电子技术趋势  27-28
    1.3.3 体系结构的演化  28-30
  1.4 多核技术分类  30-33
    1.4.1 按处理器类型分  30-31
    1.4.2 按照通讯架构的类型分  31-33
  1.5 MPSoC-NoC基础理论体系  33-34
  1.6 国内外研究概况  34-37
    1.6.1 国外研究概况  34-36
    1.6.2 国内研究概况  36-37
  1.7 本文的研究目标与内容  37-38
  1.8 课题来源  38-39
第二章 MPSoC-NoC系统模型  39-71
  2.1 概述  39-41
    2.1.1 并行计算机结构模型  39-40
    2.1.2 并行计算机访存模型  40
    2.1.3 MPSoC-NoC系统模型  40-41
  2.2 单总线结构 MPSoC  41-47
    2.2.1 系统结构  41-43
    2.2.2 运行模式  43-45
    2.2.3 编程模型  45-47
  2.3 层次化总线结构 MPSoC  47-49
    2.3.1 系统结构  47-48
    2.3.2 运行模式  48-49
    2.3.3 编程模型  49
  2.4 全互连 I型 NoC  49-52
    2.4.1 系统结构  49-50
    2.4.2 运行模式  50-52
    2.4.3 编程模型  52
  2.5 全互连 II型 NoC  52-55
    2.5.1 系统结构  53
    2.5.2 运行模式  53-54
    2.5.3 编程模型  54-55
  2.6 二维网格结构 NoC  55-66
    2.6.1 系统方案  56
    2.6.2 通讯协议  56-64
      2.6.2.1 物理层  57-59
      2.6.2.2 数据链路层  59-60
      2.6.2.3 网络层  60-64
    2.6.3 拓扑结构  64-65
    2.6.4 系统方案小结  65-66
  2.7 基于 BPM分类法的形式化模型  66-71
第三章 MPSoC-NoC原型芯片实现  71-121
  3.1 概述  71-72
  3.2 单总线结构原型芯片设计  72-86
    3.2.1 RTL级设计  73-86
      3.2.1.1 计算节点  74-76
      3.2.1.2 通讯模块  76-84
        3.2.1.2.1 仲裁模块  76-80
        3.2.1.2.2 数据通道  80-84
          3.2.1.2.2.1 主→从数据通道  81-82
          3.2.1.2.2.2 从→主数据通道  82
          3.2.1.2.2.3 译码器模块  82-84
      3.2.1.3 从设备模块  84-86
        3.2.1.3.1 存储器  84-85
        3.2.1.3.2 中断控制器  85-86
    3.2.2 原型芯片实现结果  86
  3.3 层次化总线结构 MPSoC原型芯片  86-89
    3.3.1 RTL设计  87-88
      3.3.1.1 SoC计算结点  87-88
      3.3.1.2 全局通讯单元  88
    3.3.2 原型芯片实现结果  88-89
  3.4 二维网格结构 NoC原型芯片  89-108
    3.4.1 RTL设计  89-107
      3.4.1.1 SoC计算节点  91-92
      3.4.1.2 资源网络接口模块  92-101
      3.4.1.3 通讯节点  101-107
    3.4.2 原型芯片实现结果  107-108
  3.5 全互连 II型 NoC原型芯片  108-111
    3.5.1 RTL设计  108-110
      3.5.1.1 Mailbox设计技术  109-110
    3.5.2 原型芯片实现结果  110-111
  3.6 可扩展性研究  111-121
    3.6.1 面向应用的4核层次化总线 MPSoC原型芯片  111-115
    3.6.2 面向应用的6核全互连 II型 NoC原型芯片  115-116
    3.6.3 面向应用的8核二维网格结构 NoC原型芯片  116-121
第四章实验  121-135
  4.1 实验目的和实验环境  121-123
  4.2 矩阵乘法  123-128
    4.2.1 串行程序设计  123-124
    4.2.2 并行程序设计  124-126
    4.2.3 实验分析  126-128
  4.3 FFT  128-135
    4.3.1 Cooley-Turkey FFT算法  128-129
    4.3.2 串行程序设计  129-131
    4.3.3 并行程序设计  131-132
    4.3.4 结果分析  132-135
第五章展望  135-139
  5.1 已有结构改进  135-137
    5.1.1 点对点全互连 I型 NoC的后续工作  135
    5.1.2 二维网格结构后续工作  135-137
  5.2 新型体系结构研究  137-138
    5.2.1 基于节点多核的 MPSoC研究  137
    5.2.2 异构多核 MPSoC研究  137
    5.2.3 可重构多核 MPSoC研究  137-138
  5.3 软件及支持环境  138-139
参考文献  139-147
攻读博士学位期间发表的论文  147-148

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