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系统芯片（SOC）内嵌数字芯核的测试数据压缩技术研究

作　者: 胡兵
导　师: 陈光（礻禹）
学　校: 电子科技大学
专　业: 测试计量技术及仪器
关键词: SOC测试内嵌芯核数据压缩解码器测试访问机制 JTAG 主控制器
分类号: TN407
类　型: 博士论文
年　份: 2005年
下　载: 539次
引　用: 1次
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内容摘要

微电子技术的迅速发展促进了系统芯片(SOC)的出现,并由此将集成电路带入了一个新的发展时期。由于SOC采用的是以复用IP芯核为主的设计技术,且将整个系统(或子系统)映射到单个芯片上,因而既能加快开发进度,又可缩小产品体积、提高系统整体性能。但随着SOC集成IP核数目的增多,功能越来越复杂,SOC的测试数据量、测试功耗也随之急剧增加,其测试访问也变得更加困难,进而也就为SOC的测试带来了更大的挑战。对此,本论文围绕SOC内嵌数字芯核的测试数据压缩问题展开了研究,并针对不同的情况提出了不同的压缩/解压方案;文中同时还就SOC测试TAM及JTAG 主控制器的设计问题进行了探讨。作者的主要工作有如下四个方面: 1.研究了如何以较小面积开销为代价,而仍能获得良好压缩性能的SOC测试数据压缩/解压方案。内容包括有:(1) 在理论上分析了VIHC编码的不足,指出了该编码在提高压缩性能和降低解码器硬件开销之间存在着较大的矛盾,且当0-概率ρ的取值愈趋近于1时,该矛盾将变得越来越严重;(2) 提出了一种新的变移霍夫曼编码压缩方法,该方法不同于VIHC编码的是它充分考虑了待压缩序列中样式消息(PM)的概率分布,且根据其分布规律将PM分为了主辅两段,并分别用不同的方法进行了编码;(3) 利用样式消息自身的结构特点,研究了进一步减少HSC解码器硬件开销的途径;(4) 应用ISCAS’89电路的实验,验证了本文方法在提高压缩性能和降低硬件开销方面,均具有较大优越性。该方法主要适用于0-概率ρ较大的情况。 2.对二维SOC测试数据压缩方法进行了研究。提出了一种基于重复播种(Reseeding)和Golomb编码的二维SOC测试数据压缩/解压方案,为0-概率ρ取值较小时,用一维编码压缩得不到理想结果的情况下,提供了一种新的解决途径。本文同时还给出了Reseeding优化及一种确定Golomb码参数m的方法,以进一步提高压缩比、并减少对应编码工作的计算量。最后利用相应的国际标准电路验证了该方案的有效性。

全文目录

摘要  5-7
Abstract  7-9
目录  9-12
第一章绪论  12-24
  1.1 研究的背景和意义  12-16
  1.2 国外研究现状  16-21
    1.2.1 测试资源划分技术的研究现状  16-18
    1.2.2 低功耗测试技术的研究现状  18-20
    1.2.3 测试访问机制(TAM)及ATE的研究现状  20-21
  1.3 国内研究现状  21-22
  1.4 本文的主要工作及结构安排  22-24
第二章改进VIHC编码的SOC测试数据压缩研究  24-50
  2.1 概述  24-25
  2.2 变长编码的基本理论  25-30
  2.3 VIHC编码分析  30-35
  2.4 HSC编码压缩方案  35-42
    2.4.1 HSC编码  35-37
    2.4.2 压缩实现  37-42
  2.5 解码器的设计  42-45
  2.6 实验结果  45-49
  2.7 本章小结  49-50
第三章二维SOC测试数据压缩方法的研究  50-64
  3.1 概述  50-51
  3.2 LFSR的基本原理  51-53
  3.3 二维SOC测试数据压缩／解压方案  53-55
  3.4 Reseeding优化及Golomb码参数m的确定  55-59
    3.4.1 Reseeding优化  55-56
    3.4.2 Golomb码参数m的确定  56-59
  3.5 解码器的设计  59-61
  3.6 实验结果  61-63
  3.7 本章小结  63-64
第四章降低SOC扫描测试功耗的SHC编码压缩方法  64-87
  4.1 概述  64-65
  4.2 扫描矢量的功耗估计及WTM模型  65-68
  4.3 SHC编码压缩／解压方案  68-80
    4.3.1 无关位映射准则  68-69
    4.3.2 SHC编码  69-74
    4.3.3 SHC解码器的设计  74-77
    4.3.4 测试应用时间(TAT)分析  77-80
  4.4 实验结果  80-85
  4.5 本章小结  85-87
第五章 SOC测试访问机制及JTAG 主控制器的设计  87-101
  5.1 概述  87-88
  5.2 SOC测试访问机制(TAM)  88-92
  5.3 JTAG主控制器设计  92-98
    5.3.1 四路JTAG主控芯核的结构  93-94
    5.3.2 FSM单元及功能仿真  94-98
  5.4 实验验证  98-100
  5.5 本章小结  100-101
第六章结束语  101-104
  6.1 全文总结  101-103
  6.2 进一步的工作  103-104
参考文献  104-116
致谢  116-117
个人简历、攻读博士学位期间完成的论文及科研情况  117-118

系统芯片（SOC）内嵌数字芯核的测试数据压缩技术研究

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