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基于数据触发的多核异步微处理器关键技术研究

作　者: 石伟
导　师: 王志英
学　校: 国防科学技术大学
专　业: 计算机科学与技术
关键词: 异步电路多核微处理器数据触发体系结构片上网络设计流程数据源选择策略层次位线缓冲功耗模型
分类号: TP332
类　型: 博士论文
年　份: 2010年
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内容摘要

随着VLSI技术的迅猛发展与应用需求的不断提高,单纯依靠提高主频已经很难进一步提高微处理器的性能,采用以多核微处理器为代表的先进体系结构已经逐渐成为提高微处理器性能的主要途径。但是,多核微处理器中功耗、时钟偏移等问题将越来越严重。异步电路具有天然的低功耗优势且不存在时钟偏移问题,使得多核异步微处理器必然成为未来微处理器发展的一个重要方向。尽管如此,多核异步微处理器设计研究尚存在一系列科学问题亟待解决,主要包括异步电路设计方法学、异步计算内核体系结构、异步互连网络结构、多核异步微处理器功耗性能评测等。针对多核异步微处理器体系结构面临的核心理论与设计实现问题进行研究,可为未来多核异步微处理器芯片的设计与实现提供坚实的理论和技术基础,具有重要的理论意义和应用价值。本文基于数据触发体系结构,对多核异步微处理器体系结构展开了深入的研究。首先研究了异步电路设计方法,高效的异步电路设计方法是开展异步集成电路设计的关键。其次,对异步数据触发计算内核与异步互连网络结构分别进行研究。最后,提出了一个多核异步微处理器原型并进行功耗评估。本文所取得的研究成果主要有：1、提出了一种基于宏单元的异步电路设计自动化流程及功耗性能优化方法。针对基于宏单元的异步电路设计流程存在自动化程度低的问题,提出了一种自动化的异步电路设计流程。该流程直接对HDL代码处理生成数据通路,然后再进行逻辑综合。因此,在综合时可以分别为每一级流水段设定单独的综合优化目标,进而充分优化每一流水段的延迟,能够得到性能更优的异步电路。并且该流程不受制造工艺的影响,具有更广的应用范围。针对异步流水线中存在功耗及性能冗余的问题,提出了一种异步电路功耗、性能优化方法。其主要思想是将操作数特征及操作行为特点引入到异步电路设计中,从而达到优化目的。通过对DLX流水线进行异步实现,验证了本文提出的异步电路设计方法及优化方法。2、提出了一种基于数据触发的异步计算内核体系结构并设计实现了一款异步数据触发微处理器芯片。该体系结构将数据触发体系结构和异步电路设计有机融合,能够同时探索指令级、数据级与微操作级并行,并具有低功耗的特点。但是异步数据触发体系结构中的指令之间不存在显式的相关性,可能导致运算结果错误。为了保证正确性,提出了一种数据源选择策略。该数据源选择策略显式指明指令之间的先后关系并将运算结果缓冲,然后在使用结果时从结果缓冲中选择正确的结果。通过对一款异步微处理器芯片腾越-Ⅱ的设计实现,验证了提出的异步数据触发体系结构具有较高的性能与较低的功耗；同时,也验证了数据源选择策略能够保证基于数据触发体系结构的异步微处理器正确执行。3、提出了一种基于层次位线缓冲的高性能低功耗片上异步路由器结构。通过对传统路由器的缓冲结构分析,提出了一种具有较高灵活性与较低硬件开销的基于层次位线的片上缓冲结构。基于提出的层次位线缓冲,首先设计实现了一款同步片上路由器,从而验证了层次位线缓冲的结构优点。缓冲资源不仅能够为多个端口共享使用,提高了资源利用效率；而且能够采用电源门控等技术降低空闲缓冲功耗。然后,基于层次位线缓冲设计实现了一款异步片上路由器。层次位线缓冲的结构与异步路由器的缓冲结构能够达到很好地统一,从而可以采用层次位线缓冲与移位寄存器缓冲相结合的方式来实现异步路由器的缓冲。采用这种缓冲结构能够获得更低的功耗及更简单的实现方式。4、提出了一种异步电路功耗评估模型并设计了一款基于数据触发体系结构的多核异步微处理器原型。通过对异步数据触发内核与异步互连网络的结构进行分析,建立了一种指令级与体系结构级相结合的异步电路功耗模型。异步电路功耗模型的一个重要特点是采用握手部件功耗模型替换原有的全局时钟功耗模型。在此基础上,将异步电路功耗模型集成到基于数据触发体系结构的多核原型模拟器中,对多核异步微处理器的功耗展开研究。模拟结果表明,提出的功耗评估方法速度较快,非常适合设计初期的功耗评估及设计优化；同时也验证了异步电路的天然低功耗优势。本文通过对异步电路设计方法、异步计算内核、异步互连网络及多核异步微处理器原型的研究,对多核异步微处理器的设计实现进行了有益的探索。本文的实现、验证和评估结果表明,异步电路技术能够有效解决多核微处理器面临的多种问题。并且,本文提出的技术能够很好地应用于多核异步微处理器的设计与实现。

全文目录

表目录  9-10
图目录  10-15
摘要  15-17
Abstract  17-19
第一章绪论  19-39
  1.1 研究背景  19-26
    1.1.1 微处理器的发展趋势  19-21
    1.1.2 多核微处理器面临的挑战  21-24
    1.1.3 异步集成电路的优势以及面临的挑战  24-25
    1.1.4 课题目标与来源  25-26
  1.2 国内外研究现状  26-32
    1.2.1 异步电路设计自动化  27-28
    1.2.2 异步微处理器  28-29
    1.2.3 异步互连网络  29-32
  1.3 本文研究内容  32-34
    1.3.1 基于宏单元的异步电路自动化设计流程及功耗性能优化方法  32-33
    1.3.2 基于数据触发的异步计算内核体系结构  33
    1.3.3 高性能低功耗异步片上网络体系结构  33
    1.3.4 多核异步微处理器原型及其功耗评估  33-34
  1.4 本文主要创新工作  34-36
  1.5 论文结构  36-39
第二章异步集成电路基础与设计方法综述  39-55
  2.1 引言  39
  2.2 异步电路基本概念  39-43
    2.2.1 握手协议  39-41
    2.2.2 数据编码方式  41-42
    2.2.3 延迟模型  42-43
  2.3 异步电路设计方法发展历程  43-45
  2.4 语法驱动转换的异步电路设计方法  45-47
    2.4.1 前端编译  46-47
    2.4.2 后端映射  47
  2.5 同步-异步电路转换异步电路设计方法  47-52
    2.5.1 基于延迟匹配的同步-异步电路转换方法  48-50
    2.5.2 基于准延迟无关的同步-异步电路转换方法  50-52
  2.6 基于定制的细粒度高性能异步电路设计方法  52-53
  2.7 异步电路设计方法比较分析  53-54
  2.8 本章小结  54-55
第三章基于宏单元的异步电路设计自动化流程及优化方法  55-87
  3.1 引言  55-56
  3.2 基于宏单元的异步电路设计流程  56-62
    3.2.1 总体流程  56-57
    3.2.2 数据通路设计方法  57-58
    3.2.3 控制通路设计方法  58-61
    3.2.4 宏单元全定制流程  61-62
  3.3 基于宏单元的异步电路设计自动化流程  62-69
    3.3.1 总体流程  63-64
    3.3.2 异步数据通路自动生成  64-67
    3.3.3 异步控制通路自动生成  67-68
    3.3.4 相关工作比较  68-69
  3.4 功耗及性能优化方法  69-81
    3.4.1 流水线结构  69-70
    3.4.2 功耗及性能冗余问题分析  70-72
    3.4.3 功耗及性能优化方法  72-78
    3.4.4 异步乘法器设计优化  78-81
  3.5 异步DLX流水线设计实现  81-85
    3.5.1 DLX流水线  81-82
    3.5.2 异步DLX流水线设计实现  82-83
    3.5.3 面积比较  83-84
    3.5.4 性能比较  84-85
  3.6 本章小结  85-87
第四章基于数据触发体系结构的异步微处理器内核  87-119
  4.1 引言  87-88
  4.2 数据触发体系结构  88-95
    4.2.1 数据触发思想  88-90
    4.2.2 指令集格式  90-91
    4.2.3 DTA流水线结构  91-93
    4.2.4 功能单元与寄存器文件  93-94
    4.2.5 局部传输网络  94-95
  4.3 异步数据触发体系结构  95-100
    4.3.1 微处理器体系结构软硬件折衷  95-96
    4.3.2 DTA异步化设计问题分析  96-99
    4.3.3 异步数据触发体系结构  99-100
  4.4 微体系结构及电路实现  100-104
    4.4.1 异步DTA流水线结构  100-102
    4.4.2 功能单元优化  102-103
    4.4.3 数据源选择策略  103-104
  4.5 腾越-Ⅱ异步微处理器实现及评测  104-118
    4.5.1 腾越-Ⅱ总体结构  104-105
    4.5.2 数据触发计算内核  105-109
    4.5.3 Cache系统  109-111
    4.5.4 外围设备  111-112
    4.5.5 VLSI实现  112-114
    4.5.6 测试和验证  114-118
  4.6 本章小结  118-119
第五章基于层次位线缓冲结构的异步互连网络  119-159
  5.1 引言  119-120
  5.2 传统片上互连网络体系结构  120-127
    5.2.1 同步片上网络结构  120-124
    5.2.2 异步片上网络结构  124-127
  5.3 基于层次位线的片上缓冲结构  127-131
    5.3.1 同步路由器vs.异步路由器  127-129
    5.3.2 层次位线缓冲结构  129-131
  5.4 基于层次位线缓冲结构的同步路由器结构  131-148
    5.4.1 HiBB路由器基本结构  132-133
    5.4.2 统一缓冲结构  133-136
    5.4.3 VC控制逻辑  136-137
    5.4.4 VA与OA部件结构  137-139
    5.4.5 VC调整策略  139-142
    5.4.6 HiBB路由器流水线结构  142-143
    5.4.7 实验结果  143-148
  5.5 基于层次位线缓冲结构的异步路由器结构  148-157
    5.5.1 AHiBB路由器基本结构  148-149
    5.5.2 输入通道结构  149-151
    5.5.3 输出通道结构  151
    5.5.4 VA部件结构  151-153
    5.5.5 输出虚通道结构  153-154
    5.5.6 VC仲裁器结构  154-155
    5.5.7 实验结果  155-157
  5.6 本章小结  157-159
第六章数据触发多核异步微处理器原型及功耗评测  159-181
  6.1 引言  159
  6.2 多核异步微处理器原型  159-166
    6.2.1 LEON-3计算内核结构  161-162
    6.2.2 DTA计算内核结构  162
    6.2.3 传输网络  162-164
    6.2.4 多核通信机制  164-165
    6.2.5 多核同步机制  165-166
  6.3 功耗评测  166-177
    6.3.1 MultiMoveSim  166-168
    6.3.2 异步电路功耗模型基本思想  168-170
    6.3.3 异步内核功耗模型  170-174
    6.3.4 异步互连网络功耗模型  174-177
  6.4 功耗评测结果  177-180
  6.5 本章小结  180-181
第七章结论与展望  181-185
  7.1 工作总结  181-183
  7.2 工作展望  183-185
致谢  185-187
参考文献  187-201
作者在学期间取得的学术成果  201-203

基于数据触发的多核异步微处理器关键技术研究

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