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Webit System中多处理器IP核设计及FPGA实现

作　者: 王进雷
导　师: 徐久强
学　校: 东北大学
专　业: 计算机系统结构
关键词: Webit System CMP结构 FPGA IP核 VHDL
分类号: TP332
类　型: 硕士论文
年　份: 2008年
下　载: 38次
引　用: 0次
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内容摘要


随着技术的不断进步,材料的物理性能限制了时钟频率和芯片集成度的进一步提高,使得通过这两种方式来提高单核处理器性能已非常困难。为了设计更高性能的处理器以满足用户对速度的需求,一种新的提高处理器性能的单片多处理器CMP结构计算机受到研究人员的重视。本文基于CMP架构思想设计了一款多核处理器：Webit System处理器,旨在实现一款CMP结构的处理器并测试系统的性能,以验证通过CMP结构来提高计算机处理能力的可行性。系统内集成了四个处理器核,处理器间设计了交换控制模块,以提高各处理器间的通信速度。处理器间互联拓扑结构采用二叉胖树结构。各处理器通过共享总线访问外部存储器。系统为每个处理器设计了段寄存器,使用段寄存器加偏移量的方式来对外存寻址,寻址空间1MBytes。为了减少各处理器频繁竞争使用总线访问外存带来的延迟,提高处理器的利用率,在每个处理器核上设计了一个容量为1 KBytes的Cache,并针对系统的结构特性设计了Cache一致性替换策略。本文采用VHDL语言完成对该多核处理器的描述,综合后的处理器设计下载到Xilinx公司的FPGA芯片XC3S500E中进行测试。多核处理器内部采用了MC8051 IP核,裁减并修改了IP核内部处理器部分的设计。处理器运行修改过的RMX操作系统,经测试比较,Webit System处理器核的处理能力大约是MC8051 IP核的2.15倍。Webit System处理器核的特点在于多处理器并行执行,在操作系统管理下,每个处理器可运行多个任务,处理器间通信速度快,各处理器协同工作,整个Webit System处理器的处理能力比所采用的单核处理器有大幅提高。Webit System处理器核的设计是CMP结构的一次设计尝试,在多核处理器研究方面有很大的意义,对未来高性能处理器的片上集成设计有很大的参考价值。

全文目录


摘要  5-6
ABSTRACT  6-10
第一章 绪论  10-12
  1.1 多核处理器设计的必要性  10
  1.2 多核处理器设计可行性分析  10-11
  1.3 论文的组织结构  11-12
第二章 WEBIT SYSTEM处理器核相关技术  12-24
  2.1 FPGA技术  12-15
    2.1.1 软件平台  13
    2.1.2 FPGA设计流程  13-15
  2.2 验证芯片选择  15-16
  2.3 片上多核处理器设计面临的挑战  16
  2.4 MC8051 IP Core特征介绍  16-19
  2.5 Webit System的设计意义及发展历程  19-24
第三章 WEBIT SYSTEM中多处理器互联设计  24-42
  3.1 互联体系结构设计  25-34
    3.1.1 多处理器互联拓扑结构  25-26
    3.1.2 处理器间互联  26-28
    3.1.3 控制交换部分设计  28-29
    3.1.4 处理器网络接口  29-30
    3.1.5 交换和路由  30-34
  3.2 内存结构与缓存一致性  34-42
    3.2.1 事务型内存  36-37
    3.2.2 缓存替换策略  37-39
    3.2.3 Webit System中Cache替换策略  39-40
    3.2.4 缓存管理  40-42
第四章 WEBIT SYSTEM中多处理器设计实现  42-56
  4.1 处理器裁减  42-48
    4.1.1 定时器、计数器及串行口裁减  42-43
    4.1.2 添加处理器间数据通信指令  43-45
    4.1.3 段寄存器实现  45-46
    4.1.4 处理器工作空间保护  46-47
    4.1.5 处理器启动  47-48
  4.2 处理器访存总线实现  48-49
    4.2.1 访存总线结构及实现  48-49
    4.2.2 总线访问优先级控制实现  49
  4.3 Webit System中Cache一致性实现  49-53
    4.3.1 共享内存替换  50
    4.3.2 Cache块替换策略  50-52
    4.3.3 Cache优化  52-53
  4.4 外存接口及内部存储器  53-56
    4.4.1 外部存储器接口模块的设计与实现  53-55
    4.4.2 片内存储器RAM的实现  55-56
第五章 逻辑仿真及性能分析  56-62
  5.1 仿真工具以及仿真方法  56
  5.2 仿真内容与仿真结果  56-58
    5.2.1 CPU功能仿真  57
    5.2.2 Cache调度策略仿真波形  57-58
    5.2.3 定时器/计数器0/1功能仿真  58
  5.3 系统测试  58-62
    5.3.1 Cache调度策略功能仿真测试  58-60
    5.3.2 单核与多核仿真测试比较  60-62
第六章 结束语  62-64
参考文献  64-67
致谢  67-68
攻读硕士期间发表的论文  68

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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机（不连续作用电子计算机） > 运算器和控制器（CPU）
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