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数字图像处理系统中DDR控制器的设计及实现

作　者: 陈婷
导　师: 曹伯燕；高晓萍
学　校: 西安电子科技大学
专　业: 计算机技术
关键词: DDR存储器 内存控制器 FPGA 状态机
分类号: TP333
类　型: 硕士论文
年　份: 2008年
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内容摘要


内存控制器(Memory Controller)是计算机系统内部控制内存并且通过它实现内存与处理器之间交换数据的重要组成部分。它不仅决定了计算机系统的内存性能,对系统的整体性能也有较大影响。目前,由于在高速数据采集系统中,将模拟信号转换成数字信号后,需要先将数据存储于存储器中,再进行相应的处理,然而高速模/数的转换率较高,传统的大容量SDR SDRAM在工作速度上很难与模/数转换的输出速度相匹配,使得高速数据在存储过程中的可靠性、实时性受到影响。DDR又称DDR SDRAM,是建立在SDR SDRAM的基础上的,速度和容量都有了很大提高,同时DDR使用双倍数据速率结构,能获得比SDRAM更高的性能,因此,在高速数据采集系统中得到了广泛的应用。但是其接口与目前广泛应用的微处理器并不兼容,同时,DDR的控制逻辑比较复杂,对时序要求也十分严格,使用起来并不方便。针对以上问题,本文结合具体项目,以大容量存储器在高性能大幅面彩色扫描仪中的应用为背景,在深入分析DDR存储器工作原理的基础上,提出了一种基于FPGA的DDR控制器的设计方法。通过该DDR控制器来实现内存储器与数字信号微处理器(DSP)、现场可编程门阵列(FPGA)等之间的通信和在数字图像采集处理过程中对数据的高速大容量存储。

全文目录


摘要  5-6
Abstract  6-7
第一章 绪论  7-13
  1.1 题目来源  7-9
  1.2 选题依据  9-10
  1.3 研究现状  10-11
  1.4 研究目的和意义  11
  1.5 论文结构  11-13
第二章 DDR存储器工作原理分析  13-29
  2.1 内存储器相关知识概述  13-20
    2.1.1 内存储器的分类  13-14
    2.1.2 内存芯片的基本结构和译码驱动方式  14-16
    2.1.3 内存条的硬件组成  16-19
    2.1.4 内存储器的性能指标  19-20
  2.2 DDR存储器基本操作原理  20-23
    2.2.1 DDR存储器产生背景  21
    2.2.2 DDR存储器基本命令  21-22
    2.2.3 DDR存储器工作方式  22-23
  2.3 DDR存储器采用的新技术  23-27
    2.3.1 扩展模式寄存器设置  23-24
    2.3.2 差分时钟  24
    2.3.3 数据选取脉冲  24-25
    2.3.4 写入延迟  25-26
    2.3.5 突发长度与写入掩码  26
    2.3.6 延迟锁定回路  26-27
  2.4 小结  27-29
第三章 DDR控制器总体设计  29-45
  3.1 设计原则  29-30
  3.2 DDR控制器的命令解析  30-34
    3.2.1 自动预充电读操作  31-32
    3.2.2 自动预充电写操作  32
    3.2.3 自动刷新操作  32-33
    3.2.4 配置模式寄存器操作  33-34
    3.2.5 预充电所有存储体操作  34
  3.3 基于状态机的DDR控制流程设计  34-42
    3.3.1 有限状态机  34-35
    3.3.2 硬件描述语言Verilog HDL  35-36
    3.3.3 使用Verilog HDL设计有限状态机  36-39
    3.3.4 有限状态机中无效状态恢复问题  39-42
  3.4 DDR控制器总体结构设计  42-44
    3.4.1 外部接口  42-43
    3.4.2 总体核心框架  43-44
  3.5 小结  44-45
第四章 DDR控制器详细设计及仿真  45-53
  4.1 模块详细设计  45-47
    4.1.1 控制接口模块  45-46
    4.1.2 命令解析模块  46-47
    4.1.3 数据通路模块  47
  4.2 可编程逻辑设计环境的选择  47-49
  4.3 可编程逻辑器件的选择  49-51
  4.4 仿真分析  51-52
  4.5 小结  52-53
第五章 结束语  53-55
  5.1 总结  53
  5.2 展望  53-55
致谢  55-57
参考文献  57-61
附录A 术语  61-62

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中图分类: > 工业技术 > 自动化技术、计算机技术 > 计算技术、计算机技术 > 电子数字计算机（不连续作用电子计算机） > 存贮器
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