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定点运算部件的算法结构研究与优化设计

作　者: 田宇
导　师: 周端
学　校: 西安电子科技大学
专　业: 计算机应用技术
关键词: 整数加法器并行乘法器并行前缀运算压缩器单元
分类号: TP332.22
类　型: 硕士论文
年　份: 2009年
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内容摘要

在IC设计领域,计算机微处理器是整个系统的核心,人们对其性能的要求越来越高,这些微处理器强有力的运算能力来源于其内部高性能的运算处理单元。加法在各类处理器中都是使用频率最高的操作,乘法的运算速度已成为衡量现代’高性能计算和数字信号处理性能的重要指标。加法器和乘法器的设计实现直接影响着微处理器的性能,这方面的研究依然是国内外微处理器设计的的重要课题。本文分别对运算部件中最重要的整数加法器和乘法器进行了较为深入的研究,算法和电路逻辑结构的优化是本文的目标。针对加法器,对并行前缀结构进行了优化,将其与Ling进位和改进的选择进位模块相结合设计实现了一种新型的加法器。针对乘法器,采用了高性能的选择逻辑部分积产生电路,通过对部分积压缩阵列的研究和分析,设计实现了6：2和9：2压缩器,并利用9：2压缩器家族对整体拓扑结构进行了优化,实现了3种改进的并行乘法器和一种4周期串并结合的乘法器。本文用Verilog HDL描述了所有设计思想,并完成了基于FPGA的电路综合与仿真验证。实验结果表明,同传统的实现结构相比,本文设计的新型加法器和改进的乘法器均具有更好的性能,达到了优化设计的目标。

全文目录

摘要  3-4
Abstract  4-7
第一章绪论  7-11
  1.1 研究的意义和目的  7-8
  1.2 国内外发展动态  8-10
  1.3 本文的主要工作和内容  10-11
第二章运算部件的实现方法  11-25
  2.1 数据通路  11-12
  2.2 加法器的实现方法  12-15
  2.3 乘法器的实现方法  15-19
  2.4 其它运算部件的设计方法  19-22
  2.5 设计方法与设计环境  22-23
  2.6 小结  23-25
第三章一种新型加法器的设计  25-37
  3.1 并行前缀加法器算法与实现结构  25-28
    3.1.1 并行前缀算法分析  25-26
    3.1.2 前缀加法器的实现结构  26-28
  3.2 优化的并行前缀结构  28-30
  3.3 新型的前缀Ling选择进位加法器的设计  30-36
    3.3.1 Ling进位  30-31
    3.3.2 优化的前缀Ling加法器的设计  31-35
    3.3.3 综合结果与性能分析  35-36
  3.4 小结  36-37
第四章并行乘法器的子模块设计  37-55
  4.1 部分积生成单元的设计  37-44
    4.1.1 Booth编码算法  38-39
    4.1.2 任意k阶Booth编码算法  39-41
    4.1.3 部分积产生单元的电路设计  41-42
    4.1.4 综合结果与性能分析  42-44
  4.2 部分积的优化技术  44-47
    4.2.1 有符号数和无符号数的统一  44-45
    4.2.2 部分积符号位的优化方法  45-47
  4.3 部分积压缩单元的设计  47-52
    4.3.1 4:2压缩器的设计  47-49
    4.3.2 几种4:2压缩器的性能分析与比较  49-50
    4.3.3 6:2压缩器与9:2压缩器设计  50-52
  4.4 64位快速进位传递加法器的实现  52-54
  4.5 小结  54-55
第五章 32位乘法器的设计实现  55-67
  5.1 传统的4:2压缩器实现  56
  5.2 改进的并行乘法器  56-59
    5.2.1 改进方案一  56-57
    5.2.2 改进方案二  57-58
    5.2.3 改进方案三  58-59
  5.3 串并结合的实现方式  59-61
  5.4 综合结果与性能分析  61-63
  5.5 仿真测试  63-66
    5.5.1 测试策略  63
    5.5.2 部分积产生模块测试结果  63-64
    5.5.3 压缩器单元测试结果  64
    5.5.4 进位传递加法器测试结果  64-65
    5.5.5 32 位乘法器整体测试结果  65-66
  5.6 小结  66-67
第六章结束语  67-69
致谢  69-71
参考文献  71-75
研究成果  75

定点运算部件的算法结构研究与优化设计

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