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SMP环境下的多机互联的研究

作　者: 万国平
导　师: 樊晓桠
学　校: 西北工业大学
专　业: 计算机体系结构
关键词: PowerPC BIU SMP 存储一致性高速缓存一致性共享总线总线侦听功能仿真
分类号: TP368
类　型: 硕士论文
年　份: 2004年
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内容摘要

本论文的研究内容是基于国防“十五”预研项目“新一代战斗机用32位微处理器没计技术研究”的一部分。微电子工业发展到今天，微处理器的性能得到不断的提高，加快了信息技术的革命，同时出现了如天气预报、生物工程等更加重大的应用需求，要求有更加成熟、稳定和更高速、更大存储容量的计算机系统。RISC微处理器构造的对称多处理SMP多机系统是高性能计算机的一个发展方向。 “龙腾R1”微处理器系统是作者参加研发的一款有自主知识产权的32位高性能微处理器。它由定点执行单元、浮点单元、指令Cache、总线接口单元、存储管理单元组成，以流水和超标量方式执行指令，指令集和接口时序兼容PowerPC，是典型的RISC微处理器结构。本论文前期工作完成了“龙腾R1”的总线接口单元，为后面完成多处理器的共享总线奠定基础。通过对PowerPC结构的总线协议的分析，总线接口部分主要由指令预处理部分、地址总线处理部分、数据总线处理部分和数据后处理部分组成，完成微处理器和外部总线的数据交互。在“龙腾R1”的基础上，提出了SMP的应用实现。针对“龙腾R1”的改进，集中到存储一致性上，分析了现行的解决高速缓存一致性的实现方式，着重讨论了总线侦听协议的实现可能。在实现“龙腾R1”基础上完成了“龙腾R1SMP”微处理器的设计和仿真。在实现“龙腾R1SMP”的数据Cache时，对比本微处理器的具体规模和设计目标，设定数据Cache的设计需求。在此基础上完成了数据Cache的组织结构、大小规模和处理策略的实现，并集成了对总线侦听协议的逻辑支持，使其能完成SMP功能。最后通过完成“龙腾R1SMP”多处理器的仿真，并对以后该系统的发展提出一些作者的想法。通过本文的研究，为有自主IP的微处理器提供一些扩展的思路和实践经验。

全文目录

摘要  3-4
Abstract  4-5
目录  5-7
第一章绪论  7-14
  1.1 课题背景及来源  7-9
  1.2 并行计算机的发展状况  9-12
    1.2.1 微处理器设计趋势  9-10
    1.2.2 共享内存多处理的发展  10-12
  1.3 论文的内容和意义  12-13
  1.4 设计思路和实现手段  13
  1.5 论文结构安排  13-14
第二章 “龙腾R1”的总线接口单元  14-29
  2.1 “龙腾R1”的整体结构  14
  2.2 PowerPC总线接口协议  14-21
    2.2.1 接口信号的介绍  15-16
    2.2.2 总线状态和总线周期  16-19
    2.2.3 “龙腾R1”总线的特点  19-21
  2.3 总线接口单元的实现  21-29
    2.3.1 指令预处理部分  21-22
    2.3.2 地址总线处理部分  22-25
      2.3.2.1 地址总线指令FIFO模块  22-24
      2.3.2.2 地址总线控制状态机  24-25
    2.3.3 数据总线处理部分  25-28
      2.3.3.1 数据总线FIFO模块  25-27
      2.3.3.2 数据总线控制状态机  27-28
    2.3.4 数据后处理部分  28-29
第三章 SMP的高速缓存一致性  29-40
  3.1 对称多处理器  29-30
  3.2 存储一致性  30-32
    3.2.1 顺序一致性  31
    3.2.2 弱一致性  31-32
  3.3 高速缓存的一致性  32-34
    3.3.1 高速缓存一致性问题  32-33
    3.3.2 总线侦听  33-34
  3.4 总线侦听协议  34-40
    3.4.1 三态(MSI)同写作废协议  34-35
    3.4.2 四态(MESI)同写作废协议  35-38
    3.4.3 二态(VI)写穿作废协议  38
    3.4.4 四态(Dragon)同写更新协议  38-40
第四章 “龙腾R1SMP”的数据Cache  40-53
  4.1 数据Cache的设计需求  40-46
    4.1.1 数据Cache的结构  40
    4.1.2 数据Cache的组织方式  40-42
    4.1.3 数据Cache的策略  42-46
      4.1.3.1 替换算法  42
      4.1.3.2 写策略  42-43
      4.1.3.3 侦听控制  43-46
  4.2 数据Cache的实现  46-51
    4.2.1 数据Cache控制模块  46-48
    4.2.2 数据Cache操作模块  48-51
      4.2.2.1 数据Cache的命中模块  48-49
      4.2.2.2 数据Cache的取数模块  49
      4.2.2.3 数据Cache的输出模块  49-51
  4.3 数据Cache的监听控制  51-53
    4.3.1 总线端监听判断  51-52
    4.3.2 总线端控制状态机  52-53
第五章 SMP仿真  53-61
  5.1 数据Cache和BIU的仿真  53-58
    5.1.1 功能仿真模型  53-55
    5.1.2 内部测试函数  55-57
    5.1.3 仿真的测试点和结果  57-58
  5.2 SMP仿真  58-61
    5.2.1 仿真模型  59
    5.2.2 仿真激励和结果  59-61
第六章总结和扩展  61-64
  6.1 论文总结  61
  6.2 扩展设想  61-64
    6.2.1 高速缓存层次扩展  61-62
    6.2.2 数据Cache写策略扩展  62-63
    6.2.3 数据Cache一致性协议扩展  63-64
致谢  64-65
参考文献  65-68

SMP环境下的多机互联的研究

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